JPS5967746A - 多点監視フレ−ム同期パタ−ン検出回路 - Google Patents
多点監視フレ−ム同期パタ−ン検出回路Info
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- JPS5967746A JPS5967746A JP57178855A JP17885582A JPS5967746A JP S5967746 A JPS5967746 A JP S5967746A JP 57178855 A JP57178855 A JP 57178855A JP 17885582 A JP17885582 A JP 17885582A JP S5967746 A JPS5967746 A JP S5967746A
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- JP
- Japan
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- circuit
- shift register
- output
- frame
- level
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/04—Speed or phase control by synchronisation signals
- H04L7/041—Speed or phase control by synchronisation signals using special codes as synchronising signal
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ） 発明の技術分野
本発明はＰＣＭ１＆（ｆｉ方式の直列データ中Ｎピット
毎に集中的に挿入された同期パターンを検出しデータ系
列のフレーム同期をとるフレーム同期回路に係り、特に
回路規模が少さく安価にイ１４成出来る多点監視フレー
ム同期パターン検出回路に関する。
毎に集中的に挿入された同期パターンを検出しデータ系
列のフレーム同期をとるフレーム同期回路に係り、特に
回路規模が少さく安価にイ１４成出来る多点監視フレー
ム同期パターン検出回路に関する。
（ｂ） 従来技術と問題点
第１図は多点監視フレーム同期パターンを使用する場合
の１例のフレーム構成図、第２図は従来例の多点監視フ
レーム同期パターン検出回路のブロック１ノである。
の１例のフレーム構成図、第２図は従来例の多点監視フ
レーム同期パターン検出回路のブロック１ノである。
図１． Ｂはフレーム同期パターン領域で以下６ビノ
トの芥宿で、フレーム同期パターンとしては％００１０
１１〃を使用したものとして説明する。１゜１′は６ビ
ツトシフトレジスタ、２．２’はＮ−６ビツトシフトレ
ジスタで６ビツトのシフトレジスタ１．１′と共に１フ
レ一ム分のＮ〃〃ビットのシフトレジスタを４１′・７
成している。３，３′はフレーム同期パターンが６ビツ
トシフトレジスタ１，１′に入力した時、鷺１”レベル
を出力するためにフレーム同期７同路、５はに詞の入力
を有するアンド回路を示すＣ多点監視フレーム同期パタ
ーンを開用するフレームｌ）η成は第１図に示す如くｌ
フレームのＮビットの中のフレーム同期パターン領域ａ
に例えば６ビツトの−００１０１１“のフレーム同期パ
ターンを挿入し、このフレーム同期パターンを複数フレ
ームに渡り同時に検出した時フレーム同期が確立したと
している。このフレーム同期パターンを複数フレームに
渡り同時に検出する多点監視フレーム同期検出回路は従
来第２図に示す如き回路が使用されている。ｖＪ２図で
入力データを入力するシフトレジスタとしては、Ｎビッ
ト毎に例えば６ビツトシフトレジスタ１．１′・・・を
に段設け、各６ビツトシフトレジスタ１，１′には６個
の出力を持ち、との出力をアンド回ｉ？３３．３’に入
力している。アンド回路３，３′はフレーム同期パター
ンが６ビツトシフトレジスタ１，１′に入力した時嘔１
”レベルを出力するようフレーム同期パターンの％０“
レベルに対応する入力にインバータ回路を有しており、
この６ビノトシフトレジスタ１，１′及びアンド回路３
．３′にて同期パターン本、・）出回路４，４′を構成
している。
トの芥宿で、フレーム同期パターンとしては％００１０
１１〃を使用したものとして説明する。１゜１′は６ビ
ツトシフトレジスタ、２．２’はＮ−６ビツトシフトレ
ジスタで６ビツトのシフトレジスタ１．１′と共に１フ
レ一ム分のＮ〃〃ビットのシフトレジスタを４１′・７
成している。３，３′はフレーム同期パターンが６ビツ
トシフトレジスタ１，１′に入力した時、鷺１”レベル
を出力するためにフレーム同期７同路、５はに詞の入力
を有するアンド回路を示すＣ多点監視フレーム同期パタ
ーンを開用するフレームｌ）η成は第１図に示す如くｌ
フレームのＮビットの中のフレーム同期パターン領域ａ
に例えば６ビツトの−００１０１１“のフレーム同期パ
ターンを挿入し、このフレーム同期パターンを複数フレ
ームに渡り同時に検出した時フレーム同期が確立したと
している。このフレーム同期パターンを複数フレームに
渡り同時に検出する多点監視フレーム同期検出回路は従
来第２図に示す如き回路が使用されている。ｖＪ２図で
入力データを入力するシフトレジスタとしては、Ｎビッ
ト毎に例えば６ビツトシフトレジスタ１．１′・・・を
に段設け、各６ビツトシフトレジスタ１，１′には６個
の出力を持ち、との出力をアンド回ｉ？３３．３’に入
力している。アンド回路３，３′はフレーム同期パター
ンが６ビツトシフトレジスタ１，１′に入力した時嘔１
”レベルを出力するようフレーム同期パターンの％０“
レベルに対応する入力にインバータ回路を有しており、
この６ビノトシフトレジスタ１，１′及びアンド回路３
．３′にて同期パターン本、・）出回路４，４′を構成
している。
今データが上記のシフトレジスタに入力しに個の同期パ
ターン検出回路４，４′・・・にてフレーム同期パター
ンを同時に検出すると各パターン検出回路４゜４′・・
・の出力は亀１″レベルとなりアンド回路５に入力し、
アンド回路５の出力は箋１“レベルとなりフレーム同期
が確立したとの判定が出来るようになっている。
ターン検出回路４，４′・・・にてフレーム同期パター
ンを同時に検出すると各パターン検出回路４゜４′・・
・の出力は亀１″レベルとなりアンド回路５に入力し、
アンド回路５の出力は箋１“レベルとなりフレーム同期
が確立したとの判定が出来るようになっている。
しかしながら、かかる従来の多点監視フレーム同期パタ
ーン検出回路は第２図に示す如くに個の同１′、Ｊ１パ
ターン検出回路が必要であると共に〔ＮＸ（ｋ−１）＋
６）ビットのシフトレジスタ （ｋ段目は６ビツトのシ
フトレジスタでよい）が必要であるので回路規イ莫が大
きくなる欠点がある。
ーン検出回路は第２図に示す如くに個の同１′、Ｊ１パ
ターン検出回路が必要であると共に〔ＮＸ（ｋ−１）＋
６）ビットのシフトレジスタ （ｋ段目は６ビツトのシ
フトレジスタでよい）が必要であるので回路規イ莫が大
きくなる欠点がある。
（ｅ） Ｑ明の目的
本発明の目的は上記の欠点をなくし回路規模が少さい多
点監視フレーム同期パターン検出回路の提供にある。
点監視フレーム同期パターン検出回路の提供にある。
（ｄ） 発明の名゛♂を成
本発明は上記の目的を達成するために、１フレームｔσ
のフレーム同期パターンの検出杆ｉ朱をＮビット１σに
出力タップをに股布するＮＸ（ｋ−１）ビットのシフト
レジスタに入力し１〜に段の出力タノプ全てに該フレー
ム同期パターンを検出したとの結東３〔出力するように
したことによりフレーム同期確立を判定出来るようにす
るか、又はＮビットのシフトレジスタと１つのｍビット
のフレーム同期パターンを検出する回路を具備し、該同
ｊｕｔパターン検出回路にて同期が検出されなかった場
合には該シフトレジスタに１ピツトの％ ０ ″（又は
気１”）を※；−き込み、同期パターンが俵用された場
合は１ビツトの’ １ ″（又は％０″）をコン・き込
んだ後、該シフトレジスタのＮ段目の出力を入力に帰還
させ（１ｃ−１）クロック分該シフトレジスタの内容を
循環させる一方該シフトレジスタの先頭部に％１″（又
は’ｏ”）がｋ（ｋ≦ｍｈｌ！＋連続して入力されたこ
とを４４出する検出回路を設は該検出回路の出力により
フレーム同期確立を判定することが出来るようにしたこ
とを特徴とする。
のフレーム同期パターンの検出杆ｉ朱をＮビット１σに
出力タップをに股布するＮＸ（ｋ−１）ビットのシフト
レジスタに入力し１〜に段の出力タノプ全てに該フレー
ム同期パターンを検出したとの結東３〔出力するように
したことによりフレーム同期確立を判定出来るようにす
るか、又はＮビットのシフトレジスタと１つのｍビット
のフレーム同期パターンを検出する回路を具備し、該同
ｊｕｔパターン検出回路にて同期が検出されなかった場
合には該シフトレジスタに１ピツトの％ ０ ″（又は
気１”）を※；−き込み、同期パターンが俵用された場
合は１ビツトの’ １ ″（又は％０″）をコン・き込
んだ後、該シフトレジスタのＮ段目の出力を入力に帰還
させ（１ｃ−１）クロック分該シフトレジスタの内容を
循環させる一方該シフトレジスタの先頭部に％１″（又
は’ｏ”）がｋ（ｋ≦ｍｈｌ！＋連続して入力されたこ
とを４４出する検出回路を設は該検出回路の出力により
フレーム同期確立を判定することが出来るようにしたこ
とを特徴とする。
（ｅ）発明の実ＩＩ（ＩＩｉ例
以下本発明の実施例につき図に従って説明する。
第３図は本発明の実施例の多点監視フレーム同期パター
ン検出回）ｆ？’ｒのブロック１ヒ１ヤある。
ン検出回）ｆ？’ｒのブロック１ヒ１ヤある。
１゛４中第中国２同一イ幾能のものは同一記号で示す。
６．６′はＮビットシフトレジスタを示す。
第３図の回ｅ各のシフトレジスタはＮビットシフトレジ
スタ６．６′・・・が（ｋ−１）個有りＮビットシフト
レジスタ６０入力に第１１りの出力タップ、Ｎビットシ
フトレジスタ６′の入力に第２段の出力タツブ、（］（
−１）ｉ同口のＮビットシフトレジスタの入出力に（ｋ
−１）、ｋ段目の出力タップを持つ。
スタ６．６′・・・が（ｋ−１）個有りＮビットシフト
レジスタ６０入力に第１１りの出力タップ、Ｎビットシ
フトレジスタ６′の入力に第２段の出力タツブ、（］（
−１）ｉ同口のＮビットシフトレジスタの入出力に（ｋ
−１）、ｋ段目の出力タップを持つ。
入力データは６ビツトシフトレジスタ１に次々と入力し
、同（（月パターン検出回１烙４にてフレーム同期ハタ
ーン儀００１０１１“を検出すると気１“レベルを出力
しＮビットシフトレジスタ６の第１段の出力タップに入
力し、この出力タップよりアンドｌ司路５に入力する。
、同（（月パターン検出回１烙４にてフレーム同期ハタ
ーン儀００１０１１“を検出すると気１“レベルを出力
しＮビットシフトレジスタ６の第１段の出力タップに入
力し、この出力タップよりアンドｌ司路５に入力する。
文人のＮビット（ｅのフレーム同期パターンを検出する
と同期パターン４ｆ出回路４は亀１“レベルを出力し、
この出力をＮビットシフトレジスタ６の？ｆＺ １段の
出力タップに入力しこの出力タップよりアンドＩ！２１
路５に入力する。この時は先にＮビットシフトレジスタ
６に入力した気１″レベルはＮビットシフトレジスタ６
の出力の第２段の出力タップよりアンド回路５に出力し
ている。
と同期パターン４ｆ出回路４は亀１“レベルを出力し、
この出力をＮビットシフトレジスタ６の？ｆＺ １段の
出力タップに入力しこの出力タップよりアンドＩ！２１
路５に入力する。この時は先にＮビットシフトレジスタ
６に入力した気１″レベルはＮビットシフトレジスタ６
の出力の第２段の出力タップよりアンド回路５に出力し
ている。
文人のＮビット後のフレーム同期パターンを検出すると
同期パターン検出回路４は気１″レベルを出力し、この
出力をＮビットシフトレジスタ６の４１段の出力タップ
に人力し、との出力タップよりアンド回路５に入力する
。この時は先の先にＮビットシフトレジスタ６に人力し
た阜１“レベルはＮビットソフトレジスタ６′の出力の
第３段の出力タップよりアンド回路５に出力し、又先に
Ｎビットシフトレジスタ６に入力した−１”レベルはＮ
ビットシフトレジスタ６の出力の第２段の出力タップよ
りアンド回路５に出力する。このようにして１〜ｋ ｌ
？＜の出力タップより同時に−１“がアンド回路５に出
力されるとアンド回：烙５は月“レベルを出力する○こ
のアンド回路５の出力が％１″レベルとなった時はフレ
ーム同１０１パターンかにフレームに渡り向Ｐｉｒに検
出されたことに；γるのでフレーム同期が６１（立した
ことになる。このようにすると同期パターン検出回路４
は１個でよいので［ｒｉｒ ｂも規模は少さくなシ安１
曲となる。
同期パターン検出回路４は気１″レベルを出力し、この
出力をＮビットシフトレジスタ６の４１段の出力タップ
に人力し、との出力タップよりアンド回路５に入力する
。この時は先の先にＮビットシフトレジスタ６に人力し
た阜１“レベルはＮビットソフトレジスタ６′の出力の
第３段の出力タップよりアンド回路５に出力し、又先に
Ｎビットシフトレジスタ６に入力した−１”レベルはＮ
ビットシフトレジスタ６の出力の第２段の出力タップよ
りアンド回路５に出力する。このようにして１〜ｋ ｌ
？＜の出力タップより同時に−１“がアンド回路５に出
力されるとアンド回：烙５は月“レベルを出力する○こ
のアンド回路５の出力が％１″レベルとなった時はフレ
ーム同１０１パターンかにフレームに渡り向Ｐｉｒに検
出されたことに；γるのでフレーム同期が６１（立した
ことになる。このようにすると同期パターン検出回路４
は１個でよいので［ｒｉｒ ｂも規模は少さくなシ安１
曲となる。
、、ｗ； ４図は本発明の他の’ｌ’ｔ−ｈＴ５汐１ｊ
の多点監視フレーム同１ｉＪｊハターン検出四８「のブ
ロック図、妃５図は６ビツトのフレーム同制ハターンを
検出後５ピントの間はフレーム同期パターン検出はない
説明図である。
の多点監視フレーム同１ｉＪｊハターン検出四８「のブ
ロック図、妃５図は６ビツトのフレーム同制ハターンを
検出後５ピントの間はフレーム同期パターン検出はない
説明図である。
図中２！（２し１と同一機１１ヒのものは同一記号で示
す。
す。
７は５ビツトシフトレジスタ、８はＮ−５ビツトシフト
レジスタ、９は入力が５個のアンド回路。
レジスタ、９は入力が５個のアンド回路。
１０はフリップフロップ（以下ＦＦと称す）、１１はｌ
１ｌｌ ｉｌ１回ｉ’＆ｊｓＷはスイッチを示す。
１ｌｌ ｉｌ１回ｉ’＆ｊｓＷはスイッチを示す。
先づｍビットのフレーム同期パターンを検出後ｍ−］ピ
ットの間はいかなる場合もフレーム同期パターンと同じ
パターンを検出することはない。
ットの間はいかなる場合もフレーム同期パターンと同じ
パターンを検出することはない。
この状況を第５図に示している。第５図に示す入力デー
タのフレーム同期パターン’００１０１１“を同期パタ
ーン、検出回路４が検出しＮ１”レベルを出ノフしたＴ
を、人力する入力データの５ビツト曲はフレーム同４υ
１パターンを検出することがないので第５１４に示す如
く仄の５ビツトの人力データが同期パターン演出回路４
に人力する間は出力は気０”レベｌしである。この５ビ
ツトのｌ「ｊｉに２Ｍ目しているのが本）清明である。
タのフレーム同期パターン’００１０１１“を同期パタ
ーン、検出回路４が検出しＮ１”レベルを出ノフしたＴ
を、人力する入力データの５ビツト曲はフレーム同４υ
１パターンを検出することがないので第５１４に示す如
く仄の５ビツトの人力データが同期パターン演出回路４
に人力する間は出力は気０”レベｌしである。この５ビ
ツトのｌ「ｊｉに２Ｍ目しているのが本）清明である。
第４図で６ビツトシフトレジスタｌの内容か０“レベル
の場合から説明する。６ビツトシフトレジスタ１にてフ
レーム同］すＪパターン隻００１０１１”が検出される
とアンド回路３の出力は箪１”レベルとなり、次のクロ
ックでＮビットシフトレジスタの先１２ｆｉ部の５ビツ
トシフトレジスタ７の先頭に書込まれ、５ビツトシフト
レジスタ７の内容は（イ）（ロ）（ハ）に）（ホ）の出
力端子で見ると％１００００ ＃となる。これはフレー
ム同期パターンが１１１Ｍ＋だけ検出されたことをボす
。次にフレーム同期パターンが検出されるのは四にＮ−
１クロツク後であってこの時アンド回路３の出力は％１
“レベルとなり、次のクロックで再び５ビツトシフトレ
ジスタ７の（イ）の出力端子の所に％１″レベルが書込
まれる。この時１フレーム前に検出されたパターン演出
結果の％１“レベルはＮ−５ビツトシフトレジスタ８を
通りＦＦ１０に格納されている。ここでフレーム同期パ
ターンが検出された直イ汝の４クロツクの間はスイッチ
ＳＷをｂ側に設定するように制御卸回路１１にてｆｆｊ
ｌｌ ＠１すれば続く４クロツク後の５ビットシフトレ
ジスタ７の内容は（イ）（ロ）（ハ）に）（ホ）の出力
端子の所では１０００１１“となる。この時出力端子（
ホ）の内容は最宙のフレーフレーム前（イ）は４フレー
ム前のそれぞれフレームパターン検出情報である。従っ
て（イ）〜（ホ）の出力’ｌ：：ａ子が全て％１“レベ
ルになったことをアンド回路９の出力が覧１″レベルと
なることで検出すれば過去の５フレ一ム共フレーム同期
ハターンが検出されたことを示す。尚５ビツトシフトレ
ジスタ７はフレーム同ｊｔＪ」パターンのピットＪ２！
１．ｍに等しいか以下であることを要するも、＞Ｉｈ常
フレーム同期パターンは６ビツト又は１２ビット分使用
し、６ビツトの時は３フレ一ム分１２ビットの時は２フ
レ一ム分連続してフレーム同期パターンが検出されれば
フレーム同期が確立したとしているので問題なく本％明
の回路は使用出来る。このようにすることによりシフト
レジスタはＮビット分でよく又、同期パターン検出回路
は１個でよい。尚１ｈ１］御回路１１とスイッチＳＷ、
ＦＦ１０は増加するがｉｔｆ制御回路１１はアンド回路
３の出力が覧１″レベルになった時、スタートし例えば
第４図では４クロック分を１個のカウンタで検出し制御
信号を出す回路構成でよいので＋＋ｉｊ Ｑｉな小成４
桑な回１１゛６であり、スイッチＳＷ。
の場合から説明する。６ビツトシフトレジスタ１にてフ
レーム同］すＪパターン隻００１０１１”が検出される
とアンド回路３の出力は箪１”レベルとなり、次のクロ
ックでＮビットシフトレジスタの先１２ｆｉ部の５ビツ
トシフトレジスタ７の先頭に書込まれ、５ビツトシフト
レジスタ７の内容は（イ）（ロ）（ハ）に）（ホ）の出
力端子で見ると％１００００ ＃となる。これはフレー
ム同期パターンが１１１Ｍ＋だけ検出されたことをボす
。次にフレーム同期パターンが検出されるのは四にＮ−
１クロツク後であってこの時アンド回路３の出力は％１
“レベルとなり、次のクロックで再び５ビツトシフトレ
ジスタ７の（イ）の出力端子の所に％１″レベルが書込
まれる。この時１フレーム前に検出されたパターン演出
結果の％１“レベルはＮ−５ビツトシフトレジスタ８を
通りＦＦ１０に格納されている。ここでフレーム同期パ
ターンが検出された直イ汝の４クロツクの間はスイッチ
ＳＷをｂ側に設定するように制御卸回路１１にてｆｆｊ
ｌｌ ＠１すれば続く４クロツク後の５ビットシフトレ
ジスタ７の内容は（イ）（ロ）（ハ）に）（ホ）の出力
端子の所では１０００１１“となる。この時出力端子（
ホ）の内容は最宙のフレーフレーム前（イ）は４フレー
ム前のそれぞれフレームパターン検出情報である。従っ
て（イ）〜（ホ）の出力’ｌ：：ａ子が全て％１“レベ
ルになったことをアンド回路９の出力が覧１″レベルと
なることで検出すれば過去の５フレ一ム共フレーム同期
ハターンが検出されたことを示す。尚５ビツトシフトレ
ジスタ７はフレーム同ｊｔＪ」パターンのピットＪ２！
１．ｍに等しいか以下であることを要するも、＞Ｉｈ常
フレーム同期パターンは６ビツト又は１２ビット分使用
し、６ビツトの時は３フレ一ム分１２ビットの時は２フ
レ一ム分連続してフレーム同期パターンが検出されれば
フレーム同期が確立したとしているので問題なく本％明
の回路は使用出来る。このようにすることによりシフト
レジスタはＮビット分でよく又、同期パターン検出回路
は１個でよい。尚１ｈ１］御回路１１とスイッチＳＷ、
ＦＦ１０は増加するがｉｔｆ制御回路１１はアンド回路
３の出力が覧１″レベルになった時、スタートし例えば
第４図では４クロック分を１個のカウンタで検出し制御
信号を出す回路構成でよいので＋＋ｉｊ Ｑｉな小成４
桑な回１１゛６であり、スイッチＳＷ。
Ｉｉ” Ｆ １０も小規模な回路であるので全体として
不規イ莫１回路構成となり安唾となる。
不規イ莫１回路構成となり安唾となる。
（ｆ） 発明の効果
以上群＃ｉｌｌに説明せる如く本づｄ明によれば多点監
視フレーム同期パターン検出回路が小規模な回路構成と
なり又安価になる効果がある。
視フレーム同期パターン検出回路が小規模な回路構成と
なり又安価になる効果がある。
第１図は多点監視フレーム同期ノくターンを使用する場
合の１例のフレーム構成図、ｉ↓２図は従来１り１１の
多点監視フレーム構成図くターン検出回路のブロック図
、：、（’、３図、第４図は本柁明の実施例の多点監視
フレーム同期パターン検出回路のブロック１ジ１、第５
図は６ビツトのフレーム同期）（ターンを検出後５ピッ
トの１ｔ１１はフレーム同類１）くターン検出はない祝
明図でるる。 図中１，１′は６ビツトソフトレジスタ、２．２’はＮ
−６ビツトシフトレジスタ、 ３．３’、 ５．１９
はアンド回路、４．４’は同期パターン検出回ｓ、６．
ｅ’はＮビットシフトレジスタ、７は５ビツトシフトレ
ジスタ、８はＮ−５ビツトシフトレジスタ、１０はフＩ
Ｊ ノブフロップ、 １１は制御回路、ＳＷはスイッ
チを示す。
合の１例のフレーム構成図、ｉ↓２図は従来１り１１の
多点監視フレーム構成図くターン検出回路のブロック図
、：、（’、３図、第４図は本柁明の実施例の多点監視
フレーム同期パターン検出回路のブロック１ジ１、第５
図は６ビツトのフレーム同期）（ターンを検出後５ピッ
トの１ｔ１１はフレーム同類１）くターン検出はない祝
明図でるる。 図中１，１′は６ビツトソフトレジスタ、２．２’はＮ
−６ビツトシフトレジスタ、 ３．３’、 ５．１９
はアンド回路、４．４’は同期パターン検出回ｓ、６．
ｅ’はＮビットシフトレジスタ、７は５ビツトシフトレ
ジスタ、８はＮ−５ビツトシフトレジスタ、１０はフＩ
Ｊ ノブフロップ、 １１は制御回路、ＳＷはスイッ
チを示す。
Claims (1)
- 【特許請求の範囲】 １、 直列データ中Ｎピット毎に集中的に挿入されたｍ
ｂｉｔの同期パターンを検出し、データ系列のフレー
ム同期をとる多点監視フレーム同期回路において、１フ
レーム毎の同期パターン検出結果を、Ｎピッ）（Ｑに出
力タップをに段有するＮＸ（ｋ−１）ビットのシフトレ
ジスタに入力し１〜ｋＲの出力タップ全てに該同期パタ
ーンを検出したとの結果が出力されることを検出するこ
とによってにフレームにわたる同期パターンの検出を行
なうことを特徴とする多点監視フレーム同期パターン検
出回路。 ２ 直列データ中Ｎビット毎に集中的に挿入されたｍビ
ットの同期パターンを検出しデータ系列のフレーム同期
をとる多点監視フレーム同期回路において、Ｎビットの
シフトレジスタと１つの同期パターン検出回路を具備し
該同期パターン検出回路にて同期パターンが検出されな
かった場合には該シフトレジスタに１ビツトの同“レベ
ル又は％１“レベルを（［き込み、同期パターンが検出
された場合は１ビツトの気１“レベル又はｓＱ“レベル
を書き込んだ後、該シフトレジスタのＮ段目の出力を入
力に帰還させ（ｋ−１）クロック分肢シフトレジスタの
内容を循環させる一方該シフトレジスタの先頭部に−１
“レベル又は％Ｏ”レベルがｋ（ｋ≦ｍ）個連続して入
力されたことを検出する検出回路を設は該検出回路の出
力によりフレーム同期確立を判定することが出来るよう
にしたことを特徴とする多点監視フレーム同期パターン
検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57178855A JPS5967746A (ja) | 1982-10-12 | 1982-10-12 | 多点監視フレ−ム同期パタ−ン検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57178855A JPS5967746A (ja) | 1982-10-12 | 1982-10-12 | 多点監視フレ−ム同期パタ−ン検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5967746A true JPS5967746A (ja) | 1984-04-17 |
| JPH0134491B2 JPH0134491B2 (ja) | 1989-07-19 |
Family
ID=16055853
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57178855A Granted JPS5967746A (ja) | 1982-10-12 | 1982-10-12 | 多点監視フレ−ム同期パタ−ン検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5967746A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61189041A (ja) * | 1985-02-15 | 1986-08-22 | Nec Corp | 信号判定装置 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0464930U (ja) * | 1990-10-09 | 1992-06-04 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS533723A (en) * | 1976-06-30 | 1978-01-13 | Fujitsu Ltd | Frame synchronous system |
| JPS5787252A (en) * | 1980-11-18 | 1982-05-31 | Fujitsu General Ltd | Compensating system for step out of pcm signal |
-
1982
- 1982-10-12 JP JP57178855A patent/JPS5967746A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS533723A (en) * | 1976-06-30 | 1978-01-13 | Fujitsu Ltd | Frame synchronous system |
| JPS5787252A (en) * | 1980-11-18 | 1982-05-31 | Fujitsu General Ltd | Compensating system for step out of pcm signal |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61189041A (ja) * | 1985-02-15 | 1986-08-22 | Nec Corp | 信号判定装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0134491B2 (ja) | 1989-07-19 |
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