JPH0235835A - 非同期サブフレームパターンを含むマルチフレーム構成 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 時分割多重化ＰＣＨのデータ通信において使用さるサブ
フレームパターンを含むマルチフレーム構成に関し、 マルチフレームに含まれる低次群信号がいかなる組み合
わせで固定パターンになっても、サブフレームの擬似同
期を引き起こさない非同期サブフレームパターンを含む
マルチフレーム構成を提供することを目的とし、 所定の周期でフレームパターンを発生する第１のフレー
ムパターン発生回路と、第１のフレームパターン発生回
路の出力のフレームパターンの周期より大きい所定の周
期でフレームパターンを発生する第２のフレームパター
ン発生回路と、ｉｆ及び第２のフレームパターン発生回
路の出力と入力データとの比較を行って入力データの同
期をとる同期回路を有する装置において、第２のフレー
ムパターン発生回路の出力のフレームパターンの周期が
、第１のフレームパターン発生回路の出力のフレームパ
ターンの周期で割り切れないように、第１及び第２のフ
レームパターン発生回路の出力のフレームパターンの周
期を設定するように構成する。

〔産業上の利用分野〕

本発明は、時分割多重化ＰＣＭのデータ通信において使
用さるサブフレームパターンを含むマルチフレーム構成
の改良に関するものである。

この際、マルチフレームに含まれる低次群信号がいかな
る組み合わせで固定パターンになっても、サブフレーム
の擬（以同期を引き起こさない非同期サブフレームパタ
ーンを含むマルチフレーム構成が要望されている。

〔従来の技術〕

第３図は一例のサブフレームパターンを含むマルチフレ
ーム構成を示す図である。

第４図は従来例のサブフレームパターンを含むマルチフ
レーム構成を示す図である。

第３図において、１サブフレームはサブフレームビット
、マルチフレームビット及び低次群データビットからな
り、９個のサブフレームで１マルチフレームを構成する
とする。

そして第４図に示すように、サブフレームビットＦ１、
Ｆ２、Ｆ３〜Ｆ９が例えば（１，０，０）の３ビツトの
繰り返しパターンであるとする。一方、マルチフレーム
ビットは同図に示すように、（０，０，１，１、■、１
．１．１．１）の繰り返しパターンとする。

そしてまず、公知のサブフレーム同期保護回路（図示し
ない）によりサブフレームパターンを検出し、次に公知
のマルチフレーム同期保護回路（図示しない）によりマ
ルチフレームパターンを検出する。このようにしてサブ
フレーム／マルチフレームパターンを検出していた。

〔発明が解決しようとする課題〕

しかしながら上述のフレーム構成においては、サブフレ
ームパターンは１マルチフレームパターンの整数分の−
の周期で現れ、固定であった。このため、フレーム周期
で挿入される低次群信号ビットが“Ｈ”レベル（“１”
）又は“Ｌｌ　レベル（“０″）固定になると、フレー
ムビット位置以外にもサブフレームパターンが現れ擬似
同期を引き起こし、フレーム同期が正確にとれないとい
う問題点があった。

したがって本発明の目的は、マルチフレームに含まれる
低次群信号がいかなる組み合わせで固定パターンになっ
ても、サブフレームの擬似同期を引き起こさない非同期
サブフレームパターンを含むマルチフレーム構成を提供
することにある。

〔課題を解決するための手段〕

上記問題点は第１図に示す回路構成によって解決される
。

即ち第１図において、所定の周期でフレームパターンを
発生する第１のフレームパターン発生回路１４０と、第
１のフレームパターン発生回路の出力のフレームパター
ンの周期より大きい所定の周期でフレームパターンを発
生する第２のフレームパターン発生回路１９０と、第１
及び第２のフレームパターン発生回路の出力と入力デー
タとの比較を行って人力データの同期をとる同期回路２
３０を有する装置において、第２のフレームパターン発
生回路の出力のフレームパターンの周期が第１の７Ｌ／
−ムハターン発生回路の出力のフレームパターンの周期
で割り切れないように、第１及び第２のフレームパター
ン発生回路の出力のフレームパターンの周期を設定する
ように構成する。

〔作　用〕

第１図において、第２のフレームパターン発生回路の出
力のフレームパターンの周期が第１のフレームパターン
発生回路の出力のフレームパターンの周期で割り切れな
いように、第１及び第２のフレームパターン発生回路の
出力のフレームパタ−ンの周期を設定する。

この４１、第１のフレームパターン発生１Ｍの出力のフ
レームパターンは、第２のフレームパターン発生回路の
出力のフレーム毎に固定されることはない。そして、フ
レームパターンに続くデータの最初のビットが何らかの
理由で固定されたとしても、第１のフレームパターン発
生回路の出力のフレームパターンと間違えることはなく
、第１のフレームの擬似同期を引き起こすことはない。

〔実施例〕

第２図は本発明の実施例の回路構成を示すブロック図で
ある。

全図を通じて同一符号は同一対象物を示す。

本発明が従来例と異なる点は、マルチフレームパターン
の操り返しビット数がサブフレームパターンの繰り返し
ビット数で割り切れないようにそれぞれの繰り返しビッ
ト数を選んだ事にある゛つ例えばサブフレームパターン
を（１，０，０，１）の繰り返しパターンとし、マルチ
フレームパターンを従来例の場合と同様に（Ｏ５０，１
、■、ｌ、１．１．１．１）の繰り返しパターンとする
。

この結果、１マルチフレームの最初のサブフレームピッ
１−Ｆｌは“ドとなるが、次の１マルチフレームの最初
のサブフレームビットＦ１は“０″　となる。

サブフレームビットＦ２、Ｆ３についても同様である。

つまりマルチフレームを構成するサブフレームの繰り返
しパターンＦ１、Ｆ２、Ｆ３、Ｆ４はマルチフレーム毎
に固定化されない。

このため、１マルチフレームの１．２．３及び４番目の
サブフレームの低次群データビットの最初のビン）Ａｌ
、Ｂ１、Ｃ１及びＤｌが何らかの理由で“１″　　“０
”０”及び“１″に固定されたとしても、サブフレーム
パターンと間違えることはない。

以下に第２図に示す回路図において具体的に説明する。

７個のフリップフロップ（以下ＦＦと称する）２〜８及
びＮＡＮＤ回路１０からなる回路は、クロックパルスの
周期を８分周する回路１１であり、この回路１１におい
て１サブフレームの識別を行う。

次に上記回路１１の出力を、ＦＦ９を介してサブフレー
ムパターン発生回路１４を構成するＦＦ１２．１３のク
ロック入力端子Ｃに加える。この回路１４の出カバター
ンは（１００１）となる。この回路１４の出力を排他的
論理和回路（以下ＥｘｃＯＲ回路と称する）１６の一方
の入力端子に加える。Ｅｘｃ　ＯＲ回路１６の他方の入
力端子にはデータを加え、Ｅｘｃ　ＯＲ回路１６におい
てサブフレームパターンとの比較を行う。

Ｅｘｃ　ＯＲ回路１６は２個の入力値が一致した時に“
Ｌ″　　レベル（“０″）、−４＆しない時に“Ｈ”レ
ベル（“１”）を出力する性質を有する。したがって例
えば２個の入力値が一致しなかった時には、“Ｈ”レベ
ルを出力し、この出力をＡＮＤ回路１５及びサブフレー
ム同期保護回路１７に入力する。

サブフレーム同期保護回路１７では、上述のＥｘｃＯＲ
回路１６で一致しなかったため、非同期を表す“Ｈ”　
レベルの信号を出力し、ＡＮＤ回路１５に加える。

ＡＮＤ回路１５には８分周回路１１のＦＦ４のζ出力を
パンティング時の仮のサブフレームビット位置を示す信
号として加えて上記３つの入力の論理積を求める。そし
て非同期の場合、“１”を出力しＯＲ回路１の一方の入
力端子に加える。この結果、ＯＲ回路１では、他方の入
力端子に加えたクロックパルスがＡＮＤ回路１５の出力
の１ビツトのデータ（１”）におおわれて、１ビツトイ
ンヒビツトされることになる。（クロックインヒビソト
状態）。

又、Ｅｘｃ　ＯＲ回路１６においてデータ入力とサブフ
レームパターン発生回路１４の出力値とが一致した時に
は“ルベル（”Ｏ’）を出力し、ＡＮＤ回路１５及びサ
ブフレーム同期保護回路１７に入力する。この結果、サ
ブフレーム同期保護回路１７では“Ｌ”レベル（“０”
）を出力し、ＡＮＤ回路１５に加える。ＡＮＤ回路１５
は“Ｌ“レベル（“Ｏ”）を出力し、ＯＲ回路１の一方
の入力端子に加える。この結果、ＯＲ回路１の他方の入
力端子に加えたクロックパルスはそのまま出力される。

次に８分周回路１１の出力をＦＦ９を介してＯＩ？回路
１８の一方の入力端子に加え、ＯＲ回路１８の出力を８
個ＯＦＦ　（図示しない）からなる９分周回路１９のＦ
Ｆのクロック入力端子に加える。９分周回路１９は、第
３図に示すような（０、Ｏ１■、ｌ、１、ｌ、１．１．
１）のマルチフレームパターンを出力し、この出力をＥ
ｘｃ　ＯＲ回路２０の一方の入力端子に加える。Ｅｘｃ
　ＯＲ回路２０の他方の入力端子には、データを加える
。そして上述したサブフレームパターンの場合と同様に
、マルチフレームパターンとの比較を行う。Ｅｘｃ　Ｏ
Ｒ回路２０で２つの入力が一致しない時にはＨ”レベル
じ１″）を出力し、この出力をＦＦ２１のＤ入力端子及
びマルチフレーム同期保護回路２３に入力する。

マルチフレーム同期保護回路２３では上述の一致しない
時には″Ｈ″レベル（１″）を出力し、８分周回路１１
ＯＦＦ４から１ビツトずれたＦＦ５のσ出力をＦＦ２１
のクロック入力端子Ｃに加えることにより、ＦＦ２１の
Ｑ出力端子からも“Ｈ”　レベル１１″）を８ビツト分
連続して出力する。これら出力をＡＮＤ回路２２に加え
るが、今の非同期の場合にはＨ”レベル（“１”）を出
力する。このＡＮＤ回路２２の出力をＯＲ回路１８の一
方の入力端子に加える。この結果、ＯＲ回路１８の他方
の入力端子に加えた８分周回路１１の出カクロソクは１
回インヒビソトされる。（クロソクインヒピット状態）
。

次に、Ｅｘｃ　ＯＲ回路２０の２つの入力が一致した時
、Ｅｘｃ　ＯＲ回路２０は“ビレベル（０″）を出力し
、ＦＦ２１に加えると共にマルチフレーム同期保護回路
２３に加える。ＦＦ２１及びマルチフレーム同期保護回
路２３は“Ｌ”　レベル（“０″）を出力し、ＡＮＤ回
路２２に加える。この結果、ＡＮＤ回路２２は１ｌＬ１
１　レベル（“０”）を出力し、この出力をＯＲ回路１
８の一方の入力端子に加え、ＯＲ回路１日の他方の入力
端子に加えたクロック（８分周回路１１の出力）を出力
する。

そしてマルチフレーム同期保護回路２３から、サブフレ
ームパターン及びマルチフレームパターンの同期のとれ
たことを示す信号を出力する。

〔発明の効果〕

以上説明したように本発明によれば、マルチフレームに
含まれる低次群信号がいかなる組み合わせで固定パター
ンになっても、サブフレームの擬似同期を引き起こさな
いようにすることができる。

【図面の簡単な説明】

第１図は本発明の原理図、 第２図は本発明の実施例の回路構成を示すブロック図、 第３図は一例のサブフレームパターンを含むマルチフレ
ーム構成を示す図、 第４図は従来例のサブフレームパターンを含むマルチフ
レーム構成を示す図である。 図において １４０は第１のフレームパターン発生回路、１９０は第
２のフレームパターン発生回路、２３０は同期回路 を示す。 オ（イト日月　の　原王！日 系　１　図

Claims (1)

1. 【特許請求の範囲】 所定の周期でフレームパターンを発生する第１のフレー
   ムパターン発生回路（１４０）と、該第１のフレームパ
   ターン発生回路の出力のフレームパターンの周期より大
   きい所定の周期でフレームパターンを発生する第２のフ
   レームパターン発生回路（１９０）と、該第１及び第２
   のフレームパターン発生回路の出力と入力データとの比
   較を行って該入力データの同期をとる同期回路（２３０
   ）を有する装置において、 該第２のフレームパターン発生回路の出力のフレームパ
   ターンの周期が該第１のフレームパターン発生回路の出
   力のフレームパターンの周期で割り切れないように、該
   第１及び第２のフレームパターン発生回路の出力のフレ
   ームパターンの周期を設定したことを特徴とする非同期
   サブフレームパターンを含むマルチフレーム構成。