JPH0720086B2 - 非同期サブフレームパターンを含むマルチフレーム構成 - Google Patents

Description

【発明の詳細な説明】 〔概 要〕 時分割多重化PCMのデータ通信において使用されるサブ
フレームパターを含むマルチフレーム構成に関し、 マルチフレームに含まれる低次群信号がいかなる組み合
わせで固定パターンになっても、サブフレームの擬似同
期を引き起こさない非同期サブフレームパターンを含む
マルチフレーム構成を提供することを目的とし、 所定の周期でフレームパターンを発生する第１のフレー
ムパターン発生回路と、第１のフレームパターン発生回
路の出力のフレームパターンの周期より大きい所定の周
期でフレームパターンを発生する第２のフレームパター
ン発生回路と、第１及び第２のフレームパターン発生回
路の出力と入力データとの比較を行って入力データの同
期をとる同期回路を有する装置において、第２のフレー
ムパターン発生回路の出力のフレームパターンの周期
が、第１のフレームパターン発生回路の出力のフレーム
パターンの周期で割り切れないように、第１及び第２の
フレームパターン発生回路の出力のフレームパターンの
周期を設定するように構成する。

〔産業上の利用分野〕

本発明は、時分割多重化PCMのデータ通信において使用
さるサブフレームパターンを含むマルチフレーム構成の
改良に関するものである。

この際、マルチフレームに含まれる低次群信号がいかな
る組み合わせで固定パターンになっても、サブフレーム
の擬似同期を引き起こさない非同期サブフレームパター
ンを含むマルチフレーム構成が要望されている。

〔従来の技術〕

第３図は一例のサブフレームパターンを含むマルチフレ
ーム構成を示す図である。

第４図は従来例のサブフレームパターンを含むマルチフ
レーム構成を示す図である。

第３図において、１サブフレームはサブフレームビッ
ト、マルチフレームビット及び低次群データビットから
なり、９個のサブフレームで１マルチフレームを構成す
るとする。

そして第４図に示すように、サブフレームビットF1、F
2、F3〜F9が例えば（１、０、０）の３ビットの繰り返
しパターンであるとする。一方、マルチフレームビット
は同図に示すように、（０、０、１、１、１、１、１、
１、１）の繰り返しパターンとする。

そしてまず、公知のサブフレーム同期保護回路（図示し
ない）によりサブフレームパターンを検出し、次に公知
のマルチフレーム同期保護回路（図示しない）によりマ
ルチフレームパターンを検出する。このようにしてサブ
フレーム／マルチフレームパターンを検出していた。

〔発明が解決しようとする課題〕

しかしながら上述のフレーム構成においては、サブフレ
ームパターンは１マルチフレームパターンの整数分の一
の周期で現れ、固定であった。このため、フレーム周期
で挿入される低次群信号ビットが“H"レベル（“1"）又
は“L"レベル（“0"）固定になると、フレームビット位
置以外にもサブフレームパターンが現れ擬似同期を引き
起こし、フレーム同期が正確にとれないという問題点が
あった。

したがって本発明の目的は、マルチフレームに含まれる
低次群信号がいかなる組み合わせで固定パターンになっ
ても、サブフレームの擬似同期を引き起こさない非同期
サブフレームパターンを含むマルチフレーム構成を提供
することにある。

〔課題を解決するための手段〕

上記問題点は第１図に示す回路構成によって解決され
る。

即ち、第１図において、所定の周期でフレームパターン
を発生する第１のフレームパターン発生回路140と、第
１のフレームパターン発生回路の出力のフレームパター
ンの周期より大きい所定の周期でフレームパターンを発
生する第２のフレームパターン発生回路190と、第１及
び第２のフレームパターン発生回路の出力と入力データ
との比較を行って入力データの同期をとる同期回路230
を有する装置において、第２のフレームパターン発生回
路の出力のフレームパターンの周期が第１のフレームパ
ターン発生回路の出力のフレームパターンの周期で割り
切れないように、第１及び第２のフレームパターン発生
回路の出力のフレームパターンの周期を設定するように
構成する。

〔作 用〕

第１図において、第２のフレームパターン発生回路の出
力のフレームパターンの周期が第１のフレームパターン
発生回路の出力のフレームパターンの周期で割り切れな
いように、第１及び第２のフレームパターン発生回路の
出力のフレームパターンの周期を設定する。

この結果、第１のフレームパターン発生回路の出力のフ
レームパターンは、第２のフレームパターン発生回路の
出力のフレーム毎に固定されることはない。そして、フ
レームパターンに続くデータの最初のビットが何らかの
理由で固定されたとしても、第１のフレームパターン発
生回路の出力のフレームパターンと間違えることはな
く、第１のフレームの擬似同期を引き起こすことはな
い。

〔実施例〕

第２図は本発明の実施例の回路構成を示すブロック図で
ある。

全図を通じて同一符号は同一対象物を示す。

本発明が従来例と異なる点は、マルチフレームパターン
の繰り返しビット数がサブフレームパターンの繰り返し
ビット数で割り切れないようにそれぞれの繰り返しビッ
ト数を選んだ事にある。

例えばサブフレームパターンを（１、０、０、１）の繰
り返しパターンとし、マルチフレームパターンを従来例
の場合と同様に（０、０、１、１、１、１、１、１、
１）の繰り返しパターンとする。この結果、１マルチフ
レームの最初のサブフレームビットF1は“1"となるが、
次の１マルチフレームの最初のサブフレームビットF1は
“0"となる。サブフレームビットF2、F3についても同様
である。つまりマルチフレームを構成するサブフレーム
の繰り返しパターンF1、F2、F3、F4はマルチフレーム毎
に固定化されない。

このため、１マルチフレームの１、２、３及び４番目の
サブフレームの低次群データビットの最初のビットA1、
B1、C1及びD1が何らかの理由で“1"、“0"、“0"及び
“1"に固定されたとしても、サブフレームパターンと間
違えることはない。

以下に第２図に示す回路図において具体的に説明する。

７個のフリップフロップ（以下FFと称する）２〜８及び
NAND回路10からなる回路は、クロックパルスの周期を８
分周する回路11であり、この回路11において１サブフレ
ームの識別を行う。

次に上記回路11の出力を、FF9を介してサブフレームパ
ターン発生回路14を構成するFF12、13のクロック入力端
子Ｃに加える。この回路14の出力パターンは（1001）と
なる。この回路14の出力を排他的論理和回路（以下Exc
OR回路と称する）16の一方の入力端子に加える。Exc OR
回路16の他方の入力端子にはデータを加え、Exc OR回路
16においてサブフレームパターンとの比較を行う。

Exc OR回路16は２個の入力値が一致した時に“L"レベル
（“0"）、一致しない時に“H"レベル（“1"）を出力す
る性質を有する。したがって例えば２個の入力値が一致
しなかった時には、“H"レベルを出力し、この出力をAN
D回路15及びサブフレーム同期保護回路17に入力する。

サブフレーム同期保護回路17では、上述のExc OR回路16
で一致しなかったため、非同期を表す“H"レベルの信号
を出力し、AND回路15に加える。AND回路15には８分周回
路11のFF4の出力をハンティング時の仮のサブフレー
ムビット位置を示す信号として加えて上記３つの入力の
論理積を求める。そして非同期の場合、“1"を出力しOR
回路１の一方の入力端子に加える。この結果、OR回路１
では、他方の入力端子に加えたクロックパルスがAND回
路15の出力の１ビットのデータ（“1"）におおわれて、
１ビットインヒビットされることになる。（クロックイ
ンヒビット状態）。

又、Exc OR回路16においてデータ入力とサブフレームパ
ターン発生回路14の出力値とが一致した時には“L"レベ
ル（“0"）を出力し、AND回路15及びサブフレーム同期
保護回路17に入力する。この結果、サブフレーム同期保
護回路17では“L"レベル（“0"）を出力し、AND回路15
に加える。AND回路15は“L"レベル（“0"）を出力し、O
R回路１の一方の入力端子に加える。この結果、OR回路
１の他方の入力端子に加えたクロックパルスはそのまま
出力される。

次に８分周回路11の出力をFF9を介してOR回路18の一方
の入力端子に加え、OR回路18の出力を８個のFF（図示し
ない）からなる９分周回路19のFFのクロック入力端子に
加える。９分周回路19は、第３図に示すような（０、
０、１、１、１、１、１、１、１）のマルチフレームパ
ターンを出力し、この出力をExc OR回路20の一方の入力
端子に加える。Exc OR回路20の他方の入力端子には、デ
ータを加える。そして上述したサブフレームパターンの
場合と同様に、マルチフレームパターンとの比較を行
う。Exc OR回路20で２つの入力が一致しない時には“H"
レベル（“1"）を出力し、この出力をFF21のＤ入力端子
及びマルチフレーム同期保護回路23に入力する。

マルチフレーム同期保護回路23では上述の一致しない時
には“H"レベル（“1"）を出力し、８分周回路11のFF4
から１ビットずれたFF5の出力をFF21のクロック入力
端子Ｃに加えることにより、FF21のＱ出力端子からも
“H"レベル（“1"）を８ビット分連続して出力する。こ
れら出力をAND回路22に加えるが、今の非同期の場合に
は“H"レベル（“1"）を出力する。このAND回路22の出
力をOR回路18の一方の入力端子に加える。この結果、OR
回路18の他方の入力端子に加えた８分周回路11の出力ク
ロックは１回インヒビットされる。（クロックインヒビ
ット状態）。

次に、Exc OR回路20の２つの入力が一致した時、Exc OR
回路20は“L"レベル（“0"）を出力し、FF21に加えると
共にマルチフレーム同期保護回路23に加える。FF21及び
マルチフレーム同期保護回路23は“L"レベル（“0"）を
出力し、AND回路22に加える。この結果、AND回路22は
“L"レベル（“0"）を出力し、この出力をOR回路18の一
方の入力端子に加え、OR回路18の他方の入力端子に加え
たクロック（８分周回路11の出力）を出力する。

そしてマルチフレーム同期保護回路23から、サブフレー
ムパターン及びマルチフレームパターンの同期のとれた
ことを示す信号を出力する。

〔発明の効果〕

以上説明したように本発明によれば、マルチフレームに
含まれる低次群信号がいかなる組み合わせで固定パター
ンになっても、サブフレームの擬似同期を引き起こさな
いようにすることができる。

【図面の簡単な説明】

第１図は本発明の原理図、 第２図は本発明の実施例の回路構成を示すブロック図、 第３図は一例のサブフレームパターンを含むマルチフレ
ーム構成を示す図、 第４図は従来例のサブフレームパターンを含むマルチフ
レーム構成を示す図である。 図において 140は第１のフレームパターン発生回路、 190は第２のフレームパターン発生回路、 230は同期回路 を示す。

Claims (1)

【特許請求の範囲】
1. 【請求項１】所定の周期でフレームパターンを発生する
   第１のフレームパターン発生回路（140）と、該第１の
   フレームパターン発生回路の出力のフレームパターンの
   周期より大きい所定の周期でフレームパターンを発生す
   る第２のフレームパターン発生回路（190）と、該第１
   及び第２のフレームパターン発生回路の出力と入力デー
   タとの比較を行って該入力データの同期をとる同期回路
   （230）を有する装置において、 該第２のフレームパターン発生回路の出力のフレームパ
   ターンの周期が該第１のフレームパターン発生回路の出
   力のフレームパターンの周期で割り切れないように、該
   第１及び第２のフレームパターン発生回路の出力のフレ
   ームパターンの周期を設定したことを特徴とする非同期
   サブフレームパターンを含むマルチフレーム構成。