KR910006838A - 디지탈 가산 회로 - Google Patents

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KR910006838A
KR910006838A KR1019900013891A KR900013891A KR910006838A KR 910006838 A KR910006838 A KR 910006838A KR 1019900013891 A KR1019900013891 A KR 1019900013891A KR 900013891 A KR900013891 A KR 900013891A KR 910006838 A KR910006838 A KR 910006838A
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KR
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bits
adders
round
circuit
output
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KR1019900013891A
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미쯔하루 오끼
다까오 야마자끼
Original Assignee
오오가 노리오
소니 가부시끼가이샤
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Abstract

내용 없음

Description

디지탈 가산 회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제5도는 본 발명에 따른 가산기 회로의 제1실시예를 도시한 블럭도.
제8도는 제5도의 가산 회로의 동작을 설명하기 위해 사용된 개략도.
제10도는 본 발명에 따른 적산기의 실시예를 도시한 개략적인 블럭도.

Claims (3)

  1. 2진수를 가산하기 위한 디지탈 가산기 회로에 있어서, (a)각각 예정된 비트에 나누어진 상기 2진수를 가산하기 위한 다수의 가산기와, (b)상기 다수의 가산기의 가산 결과를 근거로하여 상기 예정된 비트의 상위 비트에 대한 올림수 데이타를 계산하기 위한 올림수 계산기와, (c)상기 예정된 비트내에서 상기 다수의 가산기의 가산 결과에 상기 올림수 데이타를 가산하기 위한 올림수 정정기를 포함해서 이루어진 디지탈 가산기 회로.
  2. 제1항에 있어서, 상기 올림수 정정기가 AND회로와 배타적 OR 회로로 구성되어 있는 디지탈 가산기 회로.
  3. 순차적으로 공급되는 다수의 2진수를 적산하기 위한 적산기에 있어서, (1)다수의 비트의 2개 이상의 가산기와, (2)2진수가 순차적으로 공급되며, 그 지연된 출력이 다수의 비트의 2개 이상의 가산기에 의해 순차적으로 가산되도록 되어있는, 다수의 비트의 2개 이상의 가산기의 각 출력 및 각 올림수 출력을 예정된 시간만큼 지연시키기 위한 지연 레지스터와, (3)상기 다수의 비트의 2개 이상의 가산기의 각 출력에 의한 여분으로서 표현되는 적산 결과가 공급되며, 여분을 갖고 있지 않은 적산된 가산 결과를 발생하기 위해 상기 올림수 출력에 의해 각각의 상기 출력을 정정하기 위한 올림수 정정기를 포함해서 이루어진 적산기.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019900013891A 1989-09-05 1990-09-04 디지탈 가산 회로 KR910006838A (ko)

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US5134579A (en) 1992-07-28
EP0416869A3 (en) 1993-01-07
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