KR870008276A - 디지탈신호 처리회로 - Google Patents
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Abstract
내용 없음
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제 2 도는 본 발명의 제 1 실시예에 관한 디지탈신호 처리회로의 구성을 나타내는 블록도.
제 3 도는 제 2 도의 신호처리회로에서 반올림되기 이전의 신호(Z)와 반올림된 신호(Z′)와의 관계를 나타내는 특성도.
제 4 도는 본 발명의 제 2 실시예에 관한 디지탈신호 처리회로의 구성을 나타내는 블록도.
Claims (4)
- 승산결과의 오차를 개선하는 승산라운딩기능과 승산결과의 증폭기능을 구비하고 있는 디지탈신호 처리회로에 있어서,2의보수인 제 1 및 제 2 의 2진데이터를 승산한 후 실제 승산결과중 일정비트수의 하위비트를 버려서 사실상의 승산결과를 얻는 승산기와,상기 사실상의 승산결과중 최상위비트를 반전시켜 제 3 의 2진데이터의 하위비트로하고, 제 3 의 2진데이터의 상위비트를 상기 상산결과중 상위비트로하여 제어신호에 따라 2의보수인 제 3 의 2진데이터와 제 4 의 2진데이터를 가감산하는 가감산기 및,상기 가감산기가 상기 제어신호에 따라 가산모우드로 동작할 때에는 상기 사실상의 승산결과중 최상위 비트 데이터의 반전데이터를 상기 가감산기에 최하위비트 데이터로서 공급하고, 감산모우드로 동작할 때에는 상기 사실상의 승산결과중 최상위비트 데이터를 상기 가감산기에 최하위비트 데이터로서 공급하는 수단을 구비한 것을 특징으로 하는 디지탈신호 처리회로.
- 제 1 항에 있어서, 상기 가감사기로 공급되는 상기 최하위비트는 캐리입력임을 특징으로 하는 디지탈신호 처리회로.
- 승산결과의 오차를 개선하는 승산라운딩기능과 승산결과의 증폭기능을 구비하고 있는 디지탈신호 처리회로에 있어서,2의보수인 제 1 및 제 2 의 2진데이터를 승산하는 승산기와,상기 승산기의 승산결과중 하위비트를 논리화한 다음 상기 승산기의 승산결과중 최상위비트를 반전시킨 비트와 논리적하여 제 3 의 2진데이터의 하위비트로하고, 제 3 의 2진데이터의 상위비트를 상기 승산기의 승산결과중 상위비트로 하며 제어신호에 따라 2의보수인 제 3 의 2진데이터와 제 4 의 2진데이터를 가감산하는 가감산기 및,상기 가감산기가 상기 제어신호에 따라 가산모우드로 동작할 때에는 상기 논리적된 데이터를 상기 가감산기에 최하위비트 데이터로서 공급하고, 감산모우드로 동작할 때에는 상기 논리적된 데이터를 반전시켜 상기 가감산기에 최하위비트 데이터로서 공급하는 수단을 구비한 것을 특징으로 하는 디지탈신호 처리회로.
- 제 3 항에 있어서, 상기 가감산기로 공급되는 상기 최하위비트는 캐리입력임을 특징으로 하는 디지탈신호 처리회로.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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JP61036664A JPS62194540A (ja) | 1986-02-21 | 1986-02-21 | ディジタル信号処理回路 |
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Family
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Family Applications (1)
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KR1019870001481A KR900006007B1 (ko) | 1986-02-21 | 1987-02-21 | 디지탈신호 처리회로 |
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1987
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