KR950004225B1 - 고속 캐리 증가 가산기 - Google Patents

고속 캐리 증가 가산기 Download PDF

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KR950004225B1 KR1019930006461A KR930006461A KR950004225B1 KR 950004225 B1 KR950004225 B1 KR 950004225B1 KR 1019930006461 A KR1019930006461 A KR 1019930006461A KR 930006461 A KR930006461 A KR 930006461A KR 950004225 B1 KR950004225 B1 KR 950004225B1
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Abstract

내용없음

Description

고속 캐리 증가 가산기
제1도는 8비트 계산을 구현하는 캐리 선택 가산기 구성도.
제2도는 16비트 계산을 구현하는 캐리 선택 가산기 구성도.
제3도는 본 발명에 따라 8비트 계산을 구현하는 캐리 증가 가산기 구성도.
제4도는 제3도의 조건부증가 블럭의 논리 회로도.
제5도는 본 발명에 따라 16비트 계산을 구현하는 캐리증가 가산기 구성도.
제6도는 제5도의 증가신호발생기 논리회로도.
제7도는 제6도의 부분 가산 결과 검출 신호를 논리 '1'로 하는 논리회로도.
제8도는 본 발명에 따라 64비트 계산을 구현하는 캐리증가 가산기 구성도.
* 도면의 주요 부분에 대한 부호의 설명
a1내지 a7, b1 내지 b7 : 입력 A 내지 D : .모듈가산기
C。,C4,C8,C13 :캐리 S0 내지 S63 : 합
PC0 내지 PC3, BC0 내지 BC3 : 캐리
IS1 내지 IS4, ISB1 내지 ISB4 : 증가신호
PS1 내지 PS3, PSB1 내지 PSB3 : 부분합
IN0 내지 IN3 : 부분합의 각 비트 신호
CI 내지 CI3 : 조건부 증가기 PD1 내지 PD3 : 부분 가산 결과 검출기
PSN1 내지 PSN3, PSBN1 내지 PSBN3 : 부분 가산 결과 검출 신호
ISG : 증가신호 발생기
OR0 내지 OR3,OR61 내지 OR63 : 논리합 수단
AND0 내지 AND3,AND61내지 AND66 : 논리곱 수단
G1 : 게이트 수단
본 발명은 디지탈(Digital)소자에 사용되는 고속 캐리 증가 가산기(Carry Increment Adder)에 관한 것이다.
셈 논리 장치(Arithmatic Logic Unit)의 기본 함수 또는 신호전달의 기본 블럭으로서 가산기는 디지탈소자 성능의 중요한 요소가 되기 때문에 빠른 속도의 가산기가 필요하다
종래의 가산기는 캐리 룩어헤드 가산기(Carry Lookahead Adder)와 캐리 스킵(Skip)가산기가 있고, 회로적인 개선을 제외하고 구조적으로 가장 빠른 성능을 보이는 가산기로서는 캐리 선택(Select)가산기가 빠른 연산 속도를 위해 많이 사용되었다.
도면 제1도 및 제2도를 통하여 종래의 가산기중 가장 빠른 속도를 갖는 캐리 선택 가산기를 살펴본다.
제1도는 8비트 계산을 캐리 선택 가산 방식을 사용하여 구현한 가산기 구성도로서, 도면에서 A 내지 C는 모듐(Module) 가산기, a1 내지 a7은 입력, Co 및 C4는 캐리, S0 내지 S7은 합을 각각 나타낸다.
도면에 도시된 바와 같이 일정 비트를 하나의 모듈로 하여 부분합과 부분 캐리를 발생하는 3개의 RCA(Rlpple Carry Adder; 이하 RCA라 칭함) 모듈 가산기(A,B,C)는 각각 4비트(Bit) RCA 모듈 가산기로서, 입력되는 캐리를 기다리지 않고 동시에 계산한다.
즉, 8비트 덧셈을 종래의 RCA 모듈 가산기로 구현 한다면 도면에서 캐리(C4)가 '1' 또는 '0'일 경우를 상위 모듈 가산기에서 기다려야 하지만, 캐리 선택 가산기에서는 하위 RCA 모듈 가산기에서 캐리(C4)가 '1'인 경우와 '0'인 경우를 상위 RCA 모듈 가산기에서 미리 계산하여, 상기 캐리(C4)에 의해 미리 계산되어있는 두개의 RCA 모듈 가산기(B,C)중 하나의 모듈 가산기 값을 선택하여 결과를 출력하게 된다.
따라서, 제1도의 전형적인 지연(Delay)은 발생된 캐리(C4)에 의해 상위 모듈인 RCA 모듈(B,C)의 출력중 하나가 다중화(Muxing)되는 동안의 지연과 하위 RCA 모듈(A)의 지연과의 합이 된다.
그리고, 제2도는 16비트 덧셈을 캐리 선택 가산 방식을 사용 구현한 것으로서, 이 경우의 덧셈 지연은 최하위 RCA 모듈(A)의 RCA지연과 각 상위 RCA모듈(B,C,D)의 다중화 지연과의 합으로 대단히 빠른 속도를 낼 수 있다.
상기 설명과 같이 종래의 가산기는 RCA의 비트별로 캐리가 전단되는 단점을 보안하여 일정비트를 모듈 단위로 또는 유용한 비트길이를 모듈로 하여 모듈 단위로 캐리를 전달시키기 때문에 매우 빠른 속도의 연산을 갖는다.
그러나 캐리는 RCA모듈 단위로의 연속적으로 전달되어 다중화 선택 신호의 로드(Load)로 인해 제약을 받게 된다. 또한 각 단계별로 2개씩의 가산기 모듈이 필요하기 때문에 가산기가 요하는 영역 또한 작지 않다. 또한 RCA 모듈별로 캐리가 리플(Ripple)되기 때문에 비트수가 증가함에 따라 연산속도가 감소하는 문제점이 발생하였다. 그러므로 현재 사용되는 부동소수점 연산(Floating Poing Arlthmatic)에서는 대체로 이중검증을 요구하며 64비트정도의 덧셈까지도 필요하게 되는데, 이러한 경우, 종래의 가산기는 빠른 속도의 논리 연산 회로에 부적합하게 된다.
결국 비트수가 클 경우, 회로적인 기술을 사용하거나 집적회로에서의 제조공정을 통해 연산 속도를 향상시킬 수 있으나 설계시간 및 설계비용 증가 등의 문제점이 발생하게 된다.
상기 문제점을 해결하기 위하여 안출된 본 발명은 구조적인 개선을 통해 어떠한 설계 방식에서도 연산속도 개선이 가능한 고속캐리 증가 가산기를 제공함을 그 목적으로 한다.
상기 목적을 달성하기 위하여 본 발명은, 일정 비트(Bit)를 하나의 모듈(Module)로 하여 부분합과 부분캐리신호를 발생하는 적어도 하나 이상으로 이루어 지는 N(1,2,···)개의 부분 모듈 가산기로 이루어지는 고속 캐리 증가 가산기(Adder)에 있어서, 최하위 캐리신호를 발생하고 부분 입력을 가산하여 합을 발생하는 최하위 부분 모듈 가산기; 입력을 받아 부분 가산하여 각각 캐리와 부분합을 출력하되, 부분 모듈 가산기중 최하위 부분 모듈 가산기를 제외한 N-1개의 상위 부분 모듈 가산기 ; 상기 상위 부분 모듈 가산기의 부분합 결과 부분합이 모두 "1"인 경우를 부분 가산 결과 검출 신호를 출력하는 N-1개의 부분 가산 결과 검출기; 부분합과 증가신호를 입력 받아 상기 상위 부분 모듈 가산기의 출력을 증가시켜 합으로 출력하는 N-1개의 조건부 증가기(Conditional Incrementor) ; 최하위 부분 모듈 가산기의 캐리 신호와 N-1개의 상위 부분 모듈 가산기 각각에서 출력하는 캐리와 부분 가산 결과 검출 신호를 입력 받아 상기 조건부 증가에 증가신호를 출력하는 증가 신호 발생기를 포함하여 이루어지는 것을 특징으로 한다.
이하 첨부된 도면 제3도 내지 제8도를 통하여 본 발명을 상세히 살펴본다.
제3도는 두개의 RCA 모듈 가산기를 사용하는 8비트 합을 나타낸 경우의 캐리 증가 가산기 구성도로서, 도면에서 C4는 캐리, SO 내지 S8은 합을 각각 나타낸다.
먼저, 본 발명에 따른 8비트 가산기는 4비트를 부분 입력단자로 갖는 2개의 RCA 모듈 가산기로 이루어지게 된다.
그리고 상위 RCA 모듈 가산기(B)는 하위 RCA 모듈 가산기(A)에서 발생한 캐리(C4)가 입력되는 조건부 증가기(Conditlonal Incrementor)(CI)에 출력을 입력 시키게 되는데 상기 캐리(C4)가 '1'인 경우에는 상위 RCA 모듈 가산기(B)합을 증가(Increment)시켜 출력하고, '0'인 경우에는 그대로 출력하게 된다.
그리고, 상기 조건 증가기(CI)의 구성은 제4도에 도시된 바와 같이 8비트 가산기인 경우 상기 상위 RCA 모듈 가산기(B)의 출력(IN0 내지 IN3) 결과를 입력으로 하는 4개의 입력단과 4개의 합 출력단을 가지게 되는데, 캐리(C4)인 증가신호(IS)와 상위 RCA 모듈(B)의 출력(IN0 내지 IN3)을 배타적 논리합 수단을 통하여 합으로 출력하게 된다.
상기 상위 RCA 모듈 가산기의 출력 결과를 받는 조건부 증가기의 구성을 8비트에 국한 하지 않고 상세히 설명하면 다음과 같다.
N-1개의 상위 모듈 가산기와 동일한 수로 구성되는 N-1개의 상기 조건부 증가기(Condltional Incrementor)(CI1 내지 CI3) 각각은 K(1,2,…)개의 부분합 신호(lN0 내지 INK-1)를 출력하는 상위 RCA 모듈 가산기(B)의 최하위 비트 부분합 신호(IN0)와 하위 RCA 모듈 가산기(A)의 캐리 발생에 의한 증가신호(IS)를 받아 최하위 비트 합을 출력하는 배타적 논리합 수단(XORO) ; K개 비트의 부분합 신호(IN0 내지 INK-l)를 출력하는 상위 RCA 모듈(B)의 최하위 비트 부분합 신호(IN0)부터 KI-2개의 비트 부분합 신호(IN1 내지 INK-2) 그리고 하위 RCA 모듈 가산기(A)의 캐리 발생에 의한 증가신호(IS)를 각각 입력 받아 논리곱하는 K-1개의 논리곱 수단(AND0 내지 ANDK-1)과, 상기 논리곱 수단(AND0 내지 ANDK-1) 각각의 출력과 RCA 모듈 가산기(B)의 N-1 비트 부분합 신호(INK-1)를 받아 K-1번째 비트합을 출력하는 K-2개의 배타적 논리합 수단(XORK-3 내지 XORK-1)으로 이루어진다.
상기 설명과 같이 기본적인 함수를 사용하면 상위 모듈들의 증가신호가 거의 동시에 발생하여 매우 빠른속도와 적은 영역으로써 구조적인 가산기를 구현할 수 있으며, 또한 상기 제4도의 논리회로는 논리소자가 병렬로 이루어지기 때문에 빠른 증가함수를 수행한다.
제5도는 4개의 4비트 RCA 모듈 가산기를 사용하여 l6비트 덧셈을 구현하고 있는 본 발명에 따른 캐리 증가 가산기 구성도로서, 도면에 도시된 바와 같이 일정 비트(Bit)를 하나의 모듈(Module)로 하여 부분합과 부분 캐리신호를 발생하는 적어도 하나 이상으로 이루어지는 N(1,2,···)개의 모듈 가산기(A,B,C,D)로 이루어지는 고속 캐리 증가 가산기(Adder)에 있어서, 최하위 캐리신호(PC0)를 발생하고 부분 입력을 가산하여 합(S0 내지 S3)을 발생하는 최하위 모듈 가산기(A) ; 입력을 받아 부분 가산하여 각각 캐리(PC1 내지 PCN-1)와 부분합(PS1 내지 PS3)을 출력하되, 모듈 가산기(A,B,C,D)중 최하위 모듈 가산기(A)를 제외한 N-1개의 상위 모듈 가산기(B,C,D) ; 상기 상위 모듈 가산기(B,C,D)의 부분합(PS2 내지 PS3)결과 2부분합(PS1 내지 PS3)이 모두 '1'인 경우를 부분 가산 결과 검출 신호(PSN1 내지 PSN3)를 출력하는 N-1개의 부분 가산 결과 검출기(PD1 내지 PD3) ; 부분합과 증가신호(IS1 내지 ISN-1)를 입력 받아 상기 상위 모듈 가산기(B,C,D)의 출력을 증가시켜 합으로 출력하는 N-1개의 조건부 증가기(Conditional Incrementor)(CI1 내지 CIN-1) ; 최하위 모듈 가산기(A)의 캐리 신호(PCO)와 N-1개의 상위 모듈 가산기(B,C,D) 각각에서 출력하는 캐리(PC1 대지 PCN-1)와 부분 가산 결과 검출 신호(PSN1 내지PSN3)를 입력 받아 상기 조건부 증가(CI1 내지 CIN-1)에 증가신호(IS1 내지 ISN-1)를 출력하는 증가신호 발생기(ISG)를 포함하여 이루어진다.
상기 구성에 의한 A,B,C,D의 RCA는 입력캐리를 '0'로 하여 병렬로 계산되어 속도가 빠르고, 또한 각 모듈은 최소 유효자리 비트(LSB)를 계산하는데 있어 1비트 반가산기를 사용하여 영역과 속도를 개선할 수있다. 또한 상기 RCA 모듈 가산기(A,B,C,D) 각각의 모듈은 3비트나 5비트 등의 임의의 단위로 하거나 각 모듈별로 유용한 비트 단위로 할 수도 있으며, 각 모듈은 RCA뿐만 아니라 어떤 가산기로도 구현할 수있다.
제5도의 동작을 제6도 회로도를 참조하여 설명하면 다음과 같다.
각 모듈별로 병렬한 덧셈을 수행한 후, 이전 모듈 가산기에서 캐리가 발생한 경우에 각 모듈별로 증가신호(IS1,IS2,lS3)에 의해 조건부 증가기에서 증가를 수행한다.
2번째 부분 모듈 가산기(B)의 경우 1번째 부분 모듈 가산기(A)에서 캐리(PC0)가 발생할 경우 증가를 수행하고, 3번째 모듈의 증가신호(IS2)는 2번째 부분 모듈 가산기(B)의 RCA에서 발생되는 캐리(PC1)가 '1'이면 3번째 부분 모듈 가산기(C)가 증가하도록 중가신호(IS2) 를 1로 하고, 2번째 부분 모듈 가산기(B)의 캐리(PC1)가 '0'인 경우는 2번째 부분 모듈 가산기(B)의 4비트 부분 합(PS1)이 4비트 모두 '1'이고, 2번째 부분 모듈 가산기(B)의 증가신호(IS1)가 1일 경우 3번째 부분 모듈 가산기(C)의 증가신호(IS2)를 '1'로 하여 증가하도록 한다. 마찬가지로, 4번째 모듈 가산기(D)의 증가신호(IS3)는 3번째 모듈 가산기(C)의 캐리(PC2)가 '1'이면 '1'이고, 캐리(PC2)가 '0'인 경우는 3번째 모듈 가산기(C)의 4비트 부분합(PS2)이 4비트 모두'1'이고 2번째 부분 모듈 가산기(B)의 캐리(PC1)가 1일 경우 1로 한다.
그렇지 않을 경우에는 2번째 부분 모듈 가산기(B)의 부분합(PS2)과 1번째 부분 모듈 가산기(A)의 부분합(PS1)이 모두 '1'이고 l번째 부분 모듈 가산기(A)의 캐리(PC0)가 '1'일 경우 3번째 부분 모듈 가산기(C)의 증가신호(IS3)를 '1'로 하여, 4번째 부분 모듈 가산기(D)에서 증가 함수를 수행하게 된다.
부분 가산 결과 검출 신호(PSNl,PSN2,PSN3)는 부분합인 4비트씩의 부분합(PS1,PS2,PS3)이 모듈 가산기 내에서 모두 '1'인 경우 '1'로 되는 논리회로에 의해 발생된다.
두번째 모듈과 같은 경우는 제7도와 같이 부분적 합이 모두 'l'이어서 증가신호가 '1'이 되면 조건부증가를 통해 캐리가 발생될 조건을 나타낸다.
제7도에서 XOR(EXCLUCIVE-OR) 게이트는 모듈 가산기내에 포함되어 있기 때문에 실제적으로는 4입력 AND게이트 만이 필요하게 된다.
상기 설명과 같은 성능을 갖는 캐리증가회로의 지연은 각 모듈의 병렬한 덧셈 지연, 즉, 4비트 RCA지연과, 증가신호(IS)를 발생시키는 증가신호발생기의 게이트 2개 정도의 지연, 조건부 증가기의 AND게이트와 XOR게이트 지연의 합 만큼이 된다.
따라서, 거의 동시에 증가 신호가 발생하기 때문에 기존의 캐리 선택 가산기 등에서 모듈별 캐리 리플로 인해 지연이 증가되는 것을 막을 수 있다.
제8도는 64비트 계산을 수행하는 캐리증가 가산기 구성도로서 단계별로 16비트 캐리 증가 가산기 구조를 적용하여 전체적인 64비트 캐리 증가 가산기를 구성한 것으로, 도면에서 BC0 내지 BC3는 캐리, ISB1 내지 ISB4는 증가신호, PSB1 내지 PSB은 부분합, PSBN1 내지 PSBN3은 부분 가산 결과 검출 신호를 각각 나타낸다.
단계별 부분 캐리(BC0,BC1,CBC2,BC3)는 동시에 발생되고, 단계별 조건부 증가기를 통해 거의 동시에 합을 구할 수 있다.
본 발명에 따른 캐리 증가 가산기는 모듈별, 블럭단계별로 중가 신호가 거의 동시에 발생되기 때문에 종래의 어떤 구조의 가산기보다 빠르게 계산을 할 수 있다.
또한, 캐리 선택 가산기보다 적은 게이트를 요구하며, 구조적인 개선이므로 어떤 회로나 제조 공정에도적합하며, 표준 셀(Cell), 게이트 배열 등의 설계에 적용해서 빠른 속도를 동작하는 소자를 생산할 수 있는효과가 있다.

Claims (3)

  1. 소정수의 비트(Bit)를 하나의 모듈(Module)로 하여 부분합과 부분 캐리신호를 발생하는 적어도 하나 이상으로 이루어 지는 N(1,2,··)개의 부분 모듈 가산기(A,B,C,D)로 (이루어지는 고속 캐리 증가 가산기(Adder)에 있어서, 최하위 캐리신호(PCO)를 발생하고 부분 입력을 가산하여 합(S0 내지 S3)을 밭생하는 최하위 부분 모듈 가산기(A) ; 입력을 받아 부분 가산하여 각각 캐리(P'C1 내지 PC3)와 부분합(PS1 내지 PS3)을 출력하되, 부분 모듈 가산기(A,B,C,D)중 최하위 부분 모듈 가산기(A)를 제외한 N-l 개의 상위부분 모듈 가산기(B,C,D) ; 상기 상위 부분 모듈 가산기(B,C,D)의 부분합(PS1 내지 PS3)결과 부분합(PS1 내지 PS3)이 모두 '1'인 경우를 부분 가산 결과 검출 신호(PSN 1내지 PSN3)를 출력하는 N-1개의 부분 가산 결과 검출기(PD1 내지 PD3) ; 부분합과 증가신호(lS1 내지 ISN-1)를 입력 받아 상기 상위 모듈 가산기(B,C,D)의 출력을 증가시켜 합으로 출력하는 N-1개의 조건부 증가기(Conditional Incrementor(CI1 내지 CI3) ; 최하위 부분 모듈 가산기(A)의 캐리 신호(PCO)와 N-1개의 상위 부분 모듈 가산기(B,C,D) 각각에서 출력하는 캐리(PC1 내지 PC3)와 부분 가산 결과 검출 신호(PSN1 내지 PSN3)를 입력 받아 상기 조건부 증가(CI1 내지 CI3)에 증가신호(IS1 내지 IS3)를 출력하는 증가 신호 발생기(ISG)를 포함하여 이루어지는 것을 특징으로 하는 고속 캐리 증가 가산기.
  2. 제1에 있어서, N-1개의 상위 모듈 가산기와 동일한 수로 구성되는 N-1개의 상기 조건부 증가기(Conditional Incrementor)(CI1 내지 CI3) 각각은 K(l,2,·‥)개의 부분합 신호(lN0 내지 INK-1)를 출력하는 상위 RCA 모듈 가산기(B)의 촤하위 비트 부분합 신호(IN0)와 하위 RCA 모듈 가산기(A)의 캐리 발생에 의한 증가신호(IS)를 받아 최하위 비트 합을 출력하는 배타적 논리합 수단(XORO) ; K개 비트의 부분합 신호(IN0 내지 INK-1)를 출력하는 상위 RCA 모듈(B)의 최하위 비트 부분합 신호(IN0)부터 K-2개의 비트 부분합 신호(IN1 내지 INK-2) 그리고 하위 RCA 모듈 가산기(A)의 캐리 발생에 의한 증가신호(IS)를 각각 입력 받아 논리곱하는 K-1 개의 논리곱 수단(AND0 내지 ANDK-1)과, 상기 논리곱 수단(AND0 내지 ANDK-1) 각각의 출력과 RCA 모듈 가산기(B)의 N-L 비트 부분합 신호(INK-1)를 받아 K-1번째 비트합을 출력하는 K-2개의 배타적 논리합 수단(XORK--3 내지 XORK-1)으로 이루어진것을 특징으로 하는 고속 캐리 증가 가산기.
  3. 제1항에 있어서, 16비트 입력을 갖는 상기 고속 캐리 증가 가산기의 증가신호 발생기(ISG)는 제1캐리 신호(PCO)를 제1증가신호(IS1)로 하는 게이트 수단 ; 상기 제1캐리 신호(PCO), 제1부분 가산 결과 검출 신호(PSNl)를 입력하는 하는 제1논리곱 수단(AND61)과 상기 제l논리곱 수단(AND16)의 출력과 제2캐리 신(PC1)를 입력하여 제2증가 신호(IS2)를 출력하는 제1논리합 수단(OR61) ; 상기 제2캐리 신호(PC1), 제2부분 가산 결과 검출 신호(PSN2)를 입력하는 하는 제2논리곱 수단(AND62)과, 상기 제1캐리어 신호(PC0), 제1부분 가산 결과 검출 신호(PSNl), 제2부분 가산 결과 검출 신호(PSN2)를 입력으로 하는 제3논리곱 수단(AND63)과, 상기 제2, 제3논리곱 수단(AND62,AND63)의 출력 값과 제3캐리 신호(PC2)를 입력으로 하여 제3증가신호(IS3)를 출력하는 제2논리합 수단(OR62) ; 상기 제3캐리 신호(PC2), 제3부분 가산 결과 검출 신호(PSN3)를 입력으로 하는 제4논리곱 수단(AND64)과, 상기 제2캐리 신호(PC1), 제2부분 가산 결과 검출 신호(PSN2), 제3부분 가산 결과 검출 신호(PSN3)를 입력하는 제5논리곱 수단(AND65)과, 상기 제2캐리 신호(PC1), 제1부분 가산 결과 검출 신호(PSNl), 제2부분 가산 결과 검출 신호(PSN2), 제3부분 가산 결과 검출 신호(PSN3)를 입력하여 하는 제6논리곱 수단(AND66)과, 상기 제 4논리곱 수단(ADN64), 제 5논리곱 수단(ADN65), 제 6논리곱 수단(AND66)의 추려력을 입력으로 하여 제4증가신호(IS4)를 출력하는 제3논리합 수단(0R63)으로 이루어 지는 것을 특징으로 하는 고속 캐리 증가 가산기.
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