JPS62152041A - 加算回路 - Google Patents
加算回路Info
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- JPS62152041A JPS62152041A JP29958885A JP29958885A JPS62152041A JP S62152041 A JPS62152041 A JP S62152041A JP 29958885 A JP29958885 A JP 29958885A JP 29958885 A JP29958885 A JP 29958885A JP S62152041 A JPS62152041 A JP S62152041A
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- JP
- Japan
- Prior art keywords
- arithmetic unit
- carry
- gate
- output
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(産業上の利用分野)
本発明は高速加算動作が可能な1frI算回路に関し、
更に詳しくは市販の論理演算ユニット(Δ1−U)を用
いて高速加算演算を可能とした加算回路に関する。
更に詳しくは市販の論理演算ユニット(Δ1−U)を用
いて高速加算演算を可能とした加算回路に関する。
(従来の技術)
第4図は一般的に使用されている(16ビツト+1)加
鋒回路(Δ+1+1加算ともいう)の従来の構成例を示
す図である。図において、1乃至4は市販されている論
理演算ユニット(ALU>で、各論理演鐸ユニット(以
下単に演算器という)は△、82つの4ビツト入力を受
け、4ビツトのファンクションセレクト信号(So=S
i)によって第5図に示すような演算機能を実行するこ
とができる。これら演σ器1〜4の各端子について説明
すると、Δo =As 、Bo〜B3は2組のデータ入
力、So”−83はファンクション・セレクt・信号入
力、Fo=F3は演痺結宋のデータ出力である。Mはモ
ード切換入力で、M=l−1(ハイレベル)のときは論
理演算が行われ、M=しくローレベル)のときは鋒術演
算が行われる(第5図参照)。
鋒回路(Δ+1+1加算ともいう)の従来の構成例を示
す図である。図において、1乃至4は市販されている論
理演算ユニット(ALU>で、各論理演鐸ユニット(以
下単に演算器という)は△、82つの4ビツト入力を受
け、4ビツトのファンクションセレクト信号(So=S
i)によって第5図に示すような演算機能を実行するこ
とができる。これら演σ器1〜4の各端子について説明
すると、Δo =As 、Bo〜B3は2組のデータ入
力、So”−83はファンクション・セレクt・信号入
力、Fo=F3は演痺結宋のデータ出力である。Mはモ
ード切換入力で、M=l−1(ハイレベル)のときは論
理演算が行われ、M=しくローレベル)のときは鋒術演
算が行われる(第5図参照)。
Cnはりプルキャリー人力、Cn+牛はりプルキャリー
出、/−1,P、Gはカスケード接続用キャリー出力で
Pはキャリー伝達信号、Gはキャリー生起信号である。
出、/−1,P、Gはカスケード接続用キャリー出力で
Pはキャリー伝達信号、Gはキャリー生起信号である。
電源端子については省略しである。
5はキャリー人力及び各演算器1〜4のカスケード出力
を受け、Cn十z端子からのキャリー信号を第3の演算
器3のキャリー人力Onに与えるキャリー回路である。
を受け、Cn十z端子からのキャリー信号を第3の演算
器3のキャリー人力Onに与えるキャリー回路である。
ファンクション・セレクト信号So〜S3は各演算器1
〜4に共通に与えられ、各演算器へのキャリー出力Cn
+4は隣りの演算器のキャリー信号入力Cnに接続され
ている。
〜4に共通に与えられ、各演算器へのキャリー出力Cn
+4は隣りの演算器のキャリー信号入力Cnに接続され
ている。
このような接続状態で第1の演算器1のキャリー人力C
nに“H″を、ファンクション・セレクト信号5o−8
3に(L l−I HL )を、各演算器のモード入力
Mに“シ″を、B入力の全てにL″を与えると、図に示
す回路は16ビツトのA+1加?)を行う加算回路とし
て動作する。第4図に示ず加算回路を簡略化すると、第
6図のようになる。
nに“H″を、ファンクション・セレクト信号5o−8
3に(L l−I HL )を、各演算器のモード入力
Mに“シ″を、B入力の全てにL″を与えると、図に示
す回路は16ビツトのA+1加?)を行う加算回路とし
て動作する。第4図に示ず加算回路を簡略化すると、第
6図のようになる。
ここではファンクション・セレクト信@So〜S3は、
A+1+1加算に固定したので省略した。
A+1+1加算に固定したので省略した。
図の太線が回路の演算速度を決めるクリティカルバスで
ある。図に示す回路のA+1加ili[vJ作は次の■
又は■の接続で実現することができる。
ある。図に示す回路のA+1加ili[vJ作は次の■
又は■の接続で実現することができる。
■Bo入力を“トビ°に、B!〜Ss入力を全て“L″
にし、最下位演算器1のキャリー人力Cnをl L I
Tにする。
にし、最下位演算器1のキャリー人力Cnをl L I
Tにする。
■B大入力仝でL″にし、最下位演]S1のキャリー人
力Cnを“l−1”にする。
力Cnを“l−1”にする。
第6図に示1例では■の方法を採っている。演算器1.
2からはキャリー伝逓信弓Pとキャリー生起信号Gが出
力されてキャリー回路5に入っている。該キャリー回路
は、これらカスケード接続用キャリー信号を受けて上位
病口器3にキャリー信号(桁−りげ信号)を与え、全体
の演算を高速化している。
2からはキャリー伝逓信弓Pとキャリー生起信号Gが出
力されてキャリー回路5に入っている。該キャリー回路
は、これらカスケード接続用キャリー信号を受けて上位
病口器3にキャリー信号(桁−りげ信号)を与え、全体
の演算を高速化している。
(発明が解決しようとする問題点)
しかしながら、このような回路では、例えばLSIテス
タ等、数10MH2以上の動作レートが必要な回路では
演算速度の点で不十分となる。以下にA+1+1加算演
算速度を決める要因について考察する。ここでは、IC
としてECLの10KHシリーズを用いた場合を例にと
る。その要因には、以下のようなものが挙げられる。
タ等、数10MH2以上の動作レートが必要な回路では
演算速度の点で不十分となる。以下にA+1+1加算演
算速度を決める要因について考察する。ここでは、IC
としてECLの10KHシリーズを用いた場合を例にと
る。その要因には、以下のようなものが挙げられる。
■第1の演算器1のA入力からP、Gキャリーが出力さ
れるまでの伝+s′n延時間・・・(3,Qn 3 w
ax■第2の演算器2の大入力からP、Gキャリーが出
)〕されるまでの伝播遅延時間・・・e、 on s
max■キャリー回路5のP、Gに信号が入力されてか
らキャリーCn士zが出力されるまでの伝播遅延時間・
=2.8n S l1lax ■第3の演算器3のキャリー人力Cnが与えられてから
キャリー出力Cn+十が出力されるまでの伝播遅延時間
・・・2. On S max■第4の演算器4のキャ
リー人カcnが与えられてから演算結果Fが出力される
までの伝播遅延時間=1 、8n S max (Φ配線等によるその他の伝播遅延時間・・−tpd
。
れるまでの伝+s′n延時間・・・(3,Qn 3 w
ax■第2の演算器2の大入力からP、Gキャリーが出
)〕されるまでの伝播遅延時間・・・e、 on s
max■キャリー回路5のP、Gに信号が入力されてか
らキャリーCn士zが出力されるまでの伝播遅延時間・
=2.8n S l1lax ■第3の演算器3のキャリー人力Cnが与えられてから
キャリー出力Cn+十が出力されるまでの伝播遅延時間
・・・2. On S max■第4の演算器4のキャ
リー人カcnが与えられてから演算結果Fが出力される
までの伝播遅延時間=1 、8n S max (Φ配線等によるその他の伝播遅延時間・・−tpd
。
このうち、■と■はW延時間が等しいので、何れか一方
を考慮すればよい。以上より(16ビツト(−1)の加
咋演惇に必要な時間の合計T1は■。
を考慮すればよい。以上より(16ビツト(−1)の加
咋演惇に必要な時間の合計T1は■。
■〜■(又は■〜■)を合計して次式で表わされる。
T+ = (171,6+tpd 、 )n S ma
x−(1)(1)式にり最高動作レートf1を求めると
tpdl=Qと仮定し T!晶14.6x10 (S) としてもf l=1/T+ =68M)−1zとなる。
x−(1)(1)式にり最高動作レートf1を求めると
tpdl=Qと仮定し T!晶14.6x10 (S) としてもf l=1/T+ =68M)−1zとなる。
この加算回路をLSIデスク等に用いるものどすると、
LSIテスタの動作周波数を数10MH2とすると、該
LSIテスタは加算演算以外のその他の演σ処理も行う
ので、加算処理に15nS程度も要すると、数10MH
zの動作、周波数を有する1S[テスタは実現不可能に
なる。
LSIテスタの動作周波数を数10MH2とすると、該
LSIテスタは加算演算以外のその他の演σ処理も行う
ので、加算処理に15nS程度も要すると、数10MH
zの動作、周波数を有する1S[テスタは実現不可能に
なる。
本発明はこのような点に鑑みてでなされたものであって
、その目的は演算速度の向上を図った高速加算回路を実
現することにある。
、その目的は演算速度の向上を図った高速加算回路を実
現することにある。
(問題点を解決するための手段)
前記した問題点を解決する本発明は、キャリー信号入力
端子を具備し、入力データの加剛を行う演算器を複数個
組合せて+1加算を行う加算回路において、各演τ7器
に入力されるデータより下位の全ての入力データが論理
ト!である時のみ当該演算器のキjrり一信号を2段の
ゲート回路により発生させるように構成したことを特徴
とするものである。
端子を具備し、入力データの加剛を行う演算器を複数個
組合せて+1加算を行う加算回路において、各演τ7器
に入力されるデータより下位の全ての入力データが論理
ト!である時のみ当該演算器のキjrり一信号を2段の
ゲート回路により発生させるように構成したことを特徴
とするものである。
(作用)
本発明は、各演t3器の入力データより下位の全ての入
力データが論理11である時のみ当該演算器のキャリー
信号を発生させるようにした。
力データが論理11である時のみ当該演算器のキャリー
信号を発生させるようにした。
(実施例)
以下、図面を参照して本発明の実施例を詳細に説明する
。
。
第1図は、本発明の一実施例を示す構成ブロック図であ
る。図において、11乃至14はA、B2挿煩のデータ
を受けて演算処理(ここでは加算処理)を行う演算器で
、8入力は全て°゛L″に固定されている。15は第1
の演算器11のn入力データ(Ao〜A3)を受ける第
1のナントゲート、16は第2の演算器12の六入カデ
ータ(A4〜△7)を受ける第2のナントゲート、18
は第3の演算器13のn入力データ(Aa”−At+>
を受ける第3のナントゲートである。18は第1及び第
2のナントゲート15.16の出力を受ける第1のノア
ゲーE・、19は第1〜第3のナンドゲ−1−15〜1
7の出力を受ける第2のノアゲートである。第1の演算
器11のキャリー人力Cnは“’ H”に固定されてい
る。
る。図において、11乃至14はA、B2挿煩のデータ
を受けて演算処理(ここでは加算処理)を行う演算器で
、8入力は全て°゛L″に固定されている。15は第1
の演算器11のn入力データ(Ao〜A3)を受ける第
1のナントゲート、16は第2の演算器12の六入カデ
ータ(A4〜△7)を受ける第2のナントゲート、18
は第3の演算器13のn入力データ(Aa”−At+>
を受ける第3のナントゲートである。18は第1及び第
2のナントゲート15.16の出力を受ける第1のノア
ゲーE・、19は第1〜第3のナンドゲ−1−15〜1
7の出力を受ける第2のノアゲートである。第1の演算
器11のキャリー人力Cnは“’ H”に固定されてい
る。
第1のナントゲート15の出力はインバータ20を介し
て第2の演算器12のキャリー人力Onに入り、第1の
ノアゲート18の出力は第3の演算器13のキャリー人
力Cnに入り、第2のノアゲート1つの出りは第4の演
算器14のキャリー人力Cnに入っている。このように
構成された回路の動作を説明すれば、以下のとおりであ
る。
て第2の演算器12のキャリー人力Onに入り、第1の
ノアゲート18の出力は第3の演算器13のキャリー人
力Cnに入り、第2のノアゲート1つの出りは第4の演
算器14のキャリー人力Cnに入っている。このように
構成された回路の動作を説明すれば、以下のとおりであ
る。
第1の演算器11に入力されるAO〜A3の4ビツトデ
ータが全て“ト1°゛になると第1のナントゲート・1
5の出力C1は′″L J+になり、次段の演tlim
12にキャリー(桁上げ)信号として与えられる。次に
、第1及び第2の演1?511.12に入力されるAo
〜Δ7の8ビツトデータが全てHIIになると、第1の
ノアゲート18の出力C2は′H゛°になり、第3の演
算器13にキャリー信号として与えられる。次に、第1
及び第3の演算器11〜13に入りされるAo=A++
の12ビツトデータが全て“11″になると、第2のノ
アゲート19の出ツノC3は゛トド′になり、第4の演
算器14にキャリー信号として与えられる。そして、各
演口器11〜14からは(16ビツト+1)の加算デー
タFo=Fsが出力される。本回路の全動作の真理値を
示すと第2図に示すとおりである。図のデータ入力Ao
〜△bの欄は16進表示である。
ータが全て“ト1°゛になると第1のナントゲート・1
5の出力C1は′″L J+になり、次段の演tlim
12にキャリー(桁上げ)信号として与えられる。次に
、第1及び第2の演1?511.12に入力されるAo
〜Δ7の8ビツトデータが全てHIIになると、第1の
ノアゲート18の出力C2は′H゛°になり、第3の演
算器13にキャリー信号として与えられる。次に、第1
及び第3の演算器11〜13に入りされるAo=A++
の12ビツトデータが全て“11″になると、第2のノ
アゲート19の出ツノC3は゛トド′になり、第4の演
算器14にキャリー信号として与えられる。そして、各
演口器11〜14からは(16ビツト+1)の加算デー
タFo=Fsが出力される。本回路の全動作の真理値を
示すと第2図に示すとおりである。図のデータ入力Ao
〜△bの欄は16進表示である。
このように、本発明によれば8演829のキャリー出力
が次段のキャリー人力に接続されるカスケード接続構成
をとっておらず、各演算器のデータ入力により下位の全
てのデータ入力の論Fl積信号をキャリー人力に接続す
る構成をどっている。従って、各演算器にキャリー人力
が殆んど同時に入力されるので、高速動作が可能になる
。以下に本発明回路による動作の改s市をデータで示す
。例えば、使用するICとしてEC110KHシリーズ
を用いた場合について考える。
が次段のキャリー人力に接続されるカスケード接続構成
をとっておらず、各演算器のデータ入力により下位の全
てのデータ入力の論Fl積信号をキャリー人力に接続す
る構成をどっている。従って、各演算器にキャリー人力
が殆んど同時に入力されるので、高速動作が可能になる
。以下に本発明回路による動作の改s市をデータで示す
。例えば、使用するICとしてEC110KHシリーズ
を用いた場合について考える。
■第1のナントゲート15に八〇””’A3が入力して
から出力が出るまでの伝播遅延時間 2.2n maX ■インバータ20にナントゲート15の出力が入ってか
らC1信号が出るまでの伝播理延時17!J1゜7nS
a+ax ■第1のノアゲート18にナントゲート15の出力が入
ってからC2信号が出るまでの伝播遅延時間 1.7
nSmax ■第2のノアゲート19にナントゲート15の出力が入
ってからC3信号が出るまでの伝播遅延時間 i、
Insmax ■第2の演算器12のOn入力にキャリー信号C1が入
ってから出力データF4〜F7が出るまでの伝播遅延時
間 3,803 max ■第3の演算器13のOn入力にキー?り一信号C2が
入ってから出力データF8〜F++が出るよでの伝播遅
延時間 3.8n S max■第4の演算器14のQ
n入力にキャリー信号C3が入ってから出力データFI
2〜F +sが出るよでの伝播遅延時間 3.8n S
max■配線等によるその他の伝播遅延時間 tpd
2nこのうち、■〜■、■〜■は遅延時間が等しいので
、その内何れか1つを考慮すればよい。以上より(16
ビツト+1)加綽演算に必要に時間の合計T2は次式で
表わされる。
から出力が出るまでの伝播遅延時間 2.2n maX ■インバータ20にナントゲート15の出力が入ってか
らC1信号が出るまでの伝播理延時17!J1゜7nS
a+ax ■第1のノアゲート18にナントゲート15の出力が入
ってからC2信号が出るまでの伝播遅延時間 1.7
nSmax ■第2のノアゲート19にナントゲート15の出力が入
ってからC3信号が出るまでの伝播遅延時間 i、
Insmax ■第2の演算器12のOn入力にキャリー信号C1が入
ってから出力データF4〜F7が出るまでの伝播遅延時
間 3,803 max ■第3の演算器13のOn入力にキー?り一信号C2が
入ってから出力データF8〜F++が出るよでの伝播遅
延時間 3.8n S max■第4の演算器14のQ
n入力にキャリー信号C3が入ってから出力データFI
2〜F +sが出るよでの伝播遅延時間 3.8n S
max■配線等によるその他の伝播遅延時間 tpd
2nこのうち、■〜■、■〜■は遅延時間が等しいので
、その内何れか1つを考慮すればよい。以上より(16
ビツト+1)加綽演算に必要に時間の合計T2は次式で
表わされる。
T2 = (7,7+tpd 2) nSmax−(
2)(2)式を(1)式と比較すると、はぼ7nS高速
になっていることがわかる。
2)(2)式を(1)式と比較すると、はぼ7nS高速
になっていることがわかる。
第3図は、本発明の応用例を示す図である。ファンクシ
ョン・セレクト信号5o=83 (図示せず)を(1」
トI Hl−1)に設定して(△−1)の演算機能をも
Iこせるようにする(第5図参照)6図において、31
乃至35はオアゲートである。第1のオアゲート31の
出力は第2の演算器のキャリー人力Cnに入ると共に、
第4.第5のオアゲート34.35に入っている。第2
のオアゲート32の出力は第4及び第5のオアゲート3
4.35に入り、第3のオアゲート33は第5のオアゲ
ート35に入っている。
ョン・セレクト信号5o=83 (図示せず)を(1」
トI Hl−1)に設定して(△−1)の演算機能をも
Iこせるようにする(第5図参照)6図において、31
乃至35はオアゲートである。第1のオアゲート31の
出力は第2の演算器のキャリー人力Cnに入ると共に、
第4.第5のオアゲート34.35に入っている。第2
のオアゲート32の出力は第4及び第5のオアゲート3
4.35に入り、第3のオアゲート33は第5のオアゲ
ート35に入っている。
そして、第4.第5のオアゲート34.35の出力はそ
れぞれ第3.第4の演算器13.14のキャリー人力C
nに入っている。このような構成にすれば、各演算器1
1〜14の4ビツト入力データが全てL″になったとき
、オアゲート31゜33の出力はLとなりボロー信号(
桁下げ信号)として使える。そして、各演算器11〜1
4のキャリー人力Onがボロー人力になり16ビツト−
1減口を行うことができる。−1減算回路の場合、ゲー
トとしてナントゲートではなくオアゲートを使用する。
れぞれ第3.第4の演算器13.14のキャリー人力C
nに入っている。このような構成にすれば、各演算器1
1〜14の4ビツト入力データが全てL″になったとき
、オアゲート31゜33の出力はLとなりボロー信号(
桁下げ信号)として使える。そして、各演算器11〜1
4のキャリー人力Onがボロー人力になり16ビツト−
1減口を行うことができる。−1減算回路の場合、ゲー
トとしてナントゲートではなくオアゲートを使用する。
オアゲートはナントゲートに比較して伝播遅延時間が少
ない。例えば、前述のEC110KHシリーズの場合、
ナントゲートが2.2n Smaxの遅延時間であるの
に比較してオアゲートは1.7nSa+axである。従
って、この場合の(16ビツトー1)減算回路の合計演
算時間T3は配線などによる遅れ時間をtpd 、とす
ると、T!=(7,2−ト tpd 3 )
n 3 max−(3)となり、更に高
速演峰が期待できる。
ない。例えば、前述のEC110KHシリーズの場合、
ナントゲートが2.2n Smaxの遅延時間であるの
に比較してオアゲートは1.7nSa+axである。従
って、この場合の(16ビツトー1)減算回路の合計演
算時間T3は配線などによる遅れ時間をtpd 、とす
ると、T!=(7,2−ト tpd 3 )
n 3 max−(3)となり、更に高
速演峰が期待できる。
上述の説明においては16ビツト演算の場合を例にとっ
たが、本発明はこれに限るものではなく、16ビツト以
下或いは16ビツト以上の加減算回路についても同様に
適用することができるが、ピット数が多い程、改善効果
が大ぎい。
たが、本発明はこれに限るものではなく、16ビツト以
下或いは16ビツト以上の加減算回路についても同様に
適用することができるが、ピット数が多い程、改善効果
が大ぎい。
(発明の効果)
以上詳細に説明したように、本発明によれば、FJ数個
の演算器を組合せてなる+1加算回路において、各演算
器に入力されるデータより下位の全ての入力データがH
IIである時のみ当該演算器のキャリー信号を発生させ
るような構成にすることにより、各演算器のカスケード
演算が不要になり、高速演算が可能となる。
の演算器を組合せてなる+1加算回路において、各演算
器に入力されるデータより下位の全ての入力データがH
IIである時のみ当該演算器のキャリー信号を発生させ
るような構成にすることにより、各演算器のカスケード
演算が不要になり、高速演算が可能となる。
第1図は本発明の一実施例を示ず構成ブロック図、第2
図は真理値を示す図、第3図は本発明の応用例を示す図
、第4図は(16ビツト+1)加専回路の従来例を示す
図、第5 Filは演暉器の機能を示す図、第6図は第
4図に示す回路を簡略化した回路図である。 1〜4.11〜14・・・演算器 5・・・キャリー回路 15〜17・・・ナントゲート 18.19・・・ノアゲート 20・・・インバータ 21・・・アンドゲート 31〜35・・・オアゲート
図は真理値を示す図、第3図は本発明の応用例を示す図
、第4図は(16ビツト+1)加専回路の従来例を示す
図、第5 Filは演暉器の機能を示す図、第6図は第
4図に示す回路を簡略化した回路図である。 1〜4.11〜14・・・演算器 5・・・キャリー回路 15〜17・・・ナントゲート 18.19・・・ノアゲート 20・・・インバータ 21・・・アンドゲート 31〜35・・・オアゲート
Claims (1)
- キャリー信号入力端子を具備し、入力データの加算を行
う演算器を複数個組合せて+1加算を行う加算回路にお
いて、各演算器に入力されるデータより下位の全ての入
力データが論理Hである時のみ当該演算器のキャリー信
号を2段のゲート回路により発生させるように構成した
ことを特徴とする加算回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP29958885A JPS62152041A (ja) | 1985-12-25 | 1985-12-25 | 加算回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP29958885A JPS62152041A (ja) | 1985-12-25 | 1985-12-25 | 加算回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS62152041A true JPS62152041A (ja) | 1987-07-07 |
Family
ID=17874573
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP29958885A Pending JPS62152041A (ja) | 1985-12-25 | 1985-12-25 | 加算回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS62152041A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04132538U (ja) * | 1991-05-29 | 1992-12-08 | 三洋電機株式会社 | 浮動小数点演算回路 |
JPH06309149A (ja) * | 1993-04-16 | 1994-11-04 | Hyundai Electron Ind Co Ltd | 高速キャリー増分加算器 |
-
1985
- 1985-12-25 JP JP29958885A patent/JPS62152041A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
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JPH04132538U (ja) * | 1991-05-29 | 1992-12-08 | 三洋電機株式会社 | 浮動小数点演算回路 |
JPH06309149A (ja) * | 1993-04-16 | 1994-11-04 | Hyundai Electron Ind Co Ltd | 高速キャリー増分加算器 |
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