JPS62152041A - 加算回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は高速加算動作が可能な１ｆｒＩ算回路に関し、
更に詳しくは市販の論理演算ユニット（Δ１−Ｕ）を用
いて高速加算演算を可能とした加算回路に関する。

（従来の技術） 第４図は一般的に使用されている（１６ビツト＋１）加
鋒回路（Δ＋１＋１加算ともいう）の従来の構成例を示
す図である。図において、１乃至４は市販されている論
理演算ユニット（ＡＬＵ＞で、各論理演鐸ユニット（以
下単に演算器という）は△、８２つの４ビツト入力を受
け、４ビツトのファンクションセレクト信号（Ｓｏ＝Ｓ
ｉ）によって第５図に示すような演算機能を実行するこ
とができる。これら演σ器１〜４の各端子について説明
すると、Δｏ　＝Ａｓ　、Ｂｏ〜Ｂ３は２組のデータ入
力、Ｓｏ”−８３はファンクション・セレクｔ・信号入
力、Ｆｏ＝Ｆ３は演痺結宋のデータ出力である。Ｍはモ
ード切換入力で、Ｍ＝ｌ−１（ハイレベル）のときは論
理演算が行われ、Ｍ＝しくローレベル）のときは鋒術演
算が行われる（第５図参照）。

Ｃｎはりプルキャリー人力、Ｃｎ＋牛はりプルキャリー
出、／−１，Ｐ、Ｇはカスケード接続用キャリー出力で
Ｐはキャリー伝達信号、Ｇはキャリー生起信号である。

電源端子については省略しである。

５はキャリー人力及び各演算器１〜４のカスケード出力
を受け、Ｃｎ十ｚ端子からのキャリー信号を第３の演算
器３のキャリー人力Ｏｎに与えるキャリー回路である。

ファンクション・セレクト信号Ｓｏ〜Ｓ３は各演算器１
〜４に共通に与えられ、各演算器へのキャリー出力Ｃｎ
＋４は隣りの演算器のキャリー信号入力Ｃｎに接続され
ている。

このような接続状態で第１の演算器１のキャリー人力Ｃ
ｎに“Ｈ″を、ファンクション・セレクト信号５ｏ−８
３に（Ｌ　ｌ−Ｉ　ＨＬ　）を、各演算器のモード入力
Ｍに“シ″を、Ｂ入力の全てにＬ″を与えると、図に示
す回路は１６ビツトのＡ＋１加？）を行う加算回路とし
て動作する。第４図に示ず加算回路を簡略化すると、第
６図のようになる。

ここではファンクション・セレクト信＠Ｓｏ〜Ｓ３は、
Ａ＋１＋１加算に固定したので省略した。

図の太線が回路の演算速度を決めるクリティカルバスで
ある。図に示す回路のＡ＋１加ｉｌｉ［ｖＪ作は次の■
又は■の接続で実現することができる。

■Ｂｏ入力を“トビ°に、Ｂ！〜Ｓｓ入力を全て“Ｌ″
にし、最下位演算器１のキャリー人力Ｃｎをｌ　Ｌ　Ｉ
Ｔにする。

■Ｂ大入力仝でＬ″にし、最下位演］Ｓ１のキャリー人
力Ｃｎを“ｌ−１”にする。

第６図に示１例では■の方法を採っている。演算器１．
２からはキャリー伝逓信弓Ｐとキャリー生起信号Ｇが出
力されてキャリー回路５に入っている。該キャリー回路
は、これらカスケード接続用キャリー信号を受けて上位
病口器３にキャリー信号（桁−りげ信号）を与え、全体
の演算を高速化している。

（発明が解決しようとする問題点） しかしながら、このような回路では、例えばＬＳＩテス
タ等、数１０ＭＨ２以上の動作レートが必要な回路では
演算速度の点で不十分となる。以下にＡ＋１＋１加算演
算速度を決める要因について考察する。ここでは、ＩＣ
としてＥＣＬの１０ＫＨシリーズを用いた場合を例にと
る。その要因には、以下のようなものが挙げられる。

■第１の演算器１のＡ入力からＰ、Ｇキャリーが出力さ
れるまでの伝＋ｓ′ｎ延時間・・・（３，Ｑｎ　３　ｗ
ａｘ■第２の演算器２の大入力からＰ、Ｇキャリーが出
）〕されるまでの伝播遅延時間・・・ｅ、　ｏｎ　ｓ　
ｍａｘ■キャリー回路５のＰ、Ｇに信号が入力されてか
らキャリーＣｎ士ｚが出力されるまでの伝播遅延時間・
＝２．８ｎ　Ｓ　ｌ１ｌａｘ ■第３の演算器３のキャリー人力Ｃｎが与えられてから
キャリー出力Ｃｎ＋十が出力されるまでの伝播遅延時間
・・・２．　Ｏｎ　Ｓ　ｍａｘ■第４の演算器４のキャ
リー人カｃｎが与えられてから演算結果Ｆが出力される
までの伝播遅延時間＝１　、８ｎ　Ｓ　ｍａｘ （Φ配線等によるその他の伝播遅延時間・・−ｔｐｄ　
。

このうち、■と■はＷ延時間が等しいので、何れか一方
を考慮すればよい。以上より（１６ビツト（−１）の加
咋演惇に必要な時間の合計Ｔ１は■。

■〜■（又は■〜■）を合計して次式で表わされる。

Ｔ＋　＝　（１７１，６＋ｔｐｄ　、　）ｎ　Ｓ　ｍａ
ｘ−（１）（１）式にり最高動作レートｆ１を求めると
ｔｐｄｌ＝Ｑと仮定し Ｔ！晶１４．６ｘ１０　　（Ｓ） としてもｆ　ｌ＝１／Ｔ＋　＝６８Ｍ）−１ｚとなる。

この加算回路をＬＳＩデスク等に用いるものどすると、
ＬＳＩテスタの動作周波数を数１０ＭＨ２とすると、該
ＬＳＩテスタは加算演算以外のその他の演σ処理も行う
ので、加算処理に１５ｎＳ程度も要すると、数１０ＭＨ
ｚの動作、周波数を有する１Ｓ［テスタは実現不可能に
なる。

本発明はこのような点に鑑みてでなされたものであって
、その目的は演算速度の向上を図った高速加算回路を実
現することにある。

（問題点を解決するための手段） 前記した問題点を解決する本発明は、キャリー信号入力
端子を具備し、入力データの加剛を行う演算器を複数個
組合せて＋１加算を行う加算回路において、各演τ７器
に入力されるデータより下位の全ての入力データが論理
ト！である時のみ当該演算器のキｊｒり一信号を２段の
ゲート回路により発生させるように構成したことを特徴
とするものである。

（作用） 本発明は、各演ｔ３器の入力データより下位の全ての入
力データが論理１１である時のみ当該演算器のキャリー
信号を発生させるようにした。

（実施例） 以下、図面を参照して本発明の実施例を詳細に説明する
。

第１図は、本発明の一実施例を示す構成ブロック図であ
る。図において、１１乃至１４はＡ、Ｂ２挿煩のデータ
を受けて演算処理（ここでは加算処理）を行う演算器で
、８入力は全て°゛Ｌ″に固定されている。１５は第１
の演算器１１のｎ入力データ（Ａｏ〜Ａ３）を受ける第
１のナントゲート、１６は第２の演算器１２の六入カデ
ータ（Ａ４〜△７）を受ける第２のナントゲート、１８
は第３の演算器１３のｎ入力データ（Ａａ”−Ａｔ＋＞
を受ける第３のナントゲートである。１８は第１及び第
２のナントゲート１５．１６の出力を受ける第１のノア
ゲーＥ・、１９は第１〜第３のナンドゲ−１−１５〜１
７の出力を受ける第２のノアゲートである。第１の演算
器１１のキャリー人力Ｃｎは“’　Ｈ”に固定されてい
る。

第１のナントゲート１５の出力はインバータ２０を介し
て第２の演算器１２のキャリー人力Ｏｎに入り、第１の
ノアゲート１８の出力は第３の演算器１３のキャリー人
力Ｃｎに入り、第２のノアゲート１つの出りは第４の演
算器１４のキャリー人力Ｃｎに入っている。このように
構成された回路の動作を説明すれば、以下のとおりであ
る。

第１の演算器１１に入力されるＡＯ〜Ａ３の４ビツトデ
ータが全て“ト１°゛になると第１のナントゲート・１
５の出力Ｃ１は′″Ｌ　Ｊ＋になり、次段の演ｔｌｉｍ
１２にキャリー（桁上げ）信号として与えられる。次に
、第１及び第２の演１？５１１．１２に入力されるＡｏ
〜Δ７の８ビツトデータが全てＨＩＩになると、第１の
ノアゲート１８の出力Ｃ２は′Ｈ゛°になり、第３の演
算器１３にキャリー信号として与えられる。次に、第１
及び第３の演算器１１〜１３に入りされるＡｏ＝Ａ＋＋
の１２ビツトデータが全て“１１″になると、第２のノ
アゲート１９の出ツノＣ３は゛トド′になり、第４の演
算器１４にキャリー信号として与えられる。そして、各
演口器１１〜１４からは（１６ビツト＋１）の加算デー
タＦｏ＝Ｆｓが出力される。本回路の全動作の真理値を
示すと第２図に示すとおりである。図のデータ入力Ａｏ
〜△ｂの欄は１６進表示である。

このように、本発明によれば８演８２９のキャリー出力
が次段のキャリー人力に接続されるカスケード接続構成
をとっておらず、各演算器のデータ入力により下位の全
てのデータ入力の論Ｆｌ積信号をキャリー人力に接続す
る構成をどっている。従って、各演算器にキャリー人力
が殆んど同時に入力されるので、高速動作が可能になる
。以下に本発明回路による動作の改ｓ市をデータで示す
。例えば、使用するＩＣとしてＥＣ１１０ＫＨシリーズ
を用いた場合について考える。

■第１のナントゲート１５に八〇””’Ａ３が入力して
から出力が出るまでの伝播遅延時間　２．２ｎ　ｍａＸ ■インバータ２０にナントゲート１５の出力が入ってか
らＣ１信号が出るまでの伝播理延時１７！Ｊ１゜７ｎＳ
ａ＋ａｘ ■第１のノアゲート１８にナントゲート１５の出力が入
ってからＣ２信号が出るまでの伝播遅延時間　　１．７
ｎＳｍａｘ ■第２のノアゲート１９にナントゲート１５の出力が入
ってからＣ３信号が出るまでの伝播遅延時間　　ｉ、　
　Ｉｎｓｍａｘ ■第２の演算器１２のＯｎ入力にキャリー信号Ｃ１が入
ってから出力データＦ４〜Ｆ７が出るまでの伝播遅延時
間　３，８０３　ｍａｘ ■第３の演算器１３のＯｎ入力にキー？り一信号Ｃ２が
入ってから出力データＦ８〜Ｆ＋＋が出るよでの伝播遅
延時間　３．８ｎ　Ｓ　ｍａｘ■第４の演算器１４のＱ
ｎ入力にキャリー信号Ｃ３が入ってから出力データＦＩ
２〜Ｆ　＋ｓが出るよでの伝播遅延時間　３．８ｎ　Ｓ
　ｍａｘ■配線等によるその他の伝播遅延時間　ｔｐｄ
２ｎこのうち、■〜■、■〜■は遅延時間が等しいので
、その内何れか１つを考慮すればよい。以上より（１６
ビツト＋１）加綽演算に必要に時間の合計Ｔ２は次式で
表わされる。

Ｔ２　＝　（７，７＋ｔｐｄ　２）　　ｎＳｍａｘ−（
２）（２）式を（１）式と比較すると、はぼ７ｎＳ高速
になっていることがわかる。

第３図は、本発明の応用例を示す図である。ファンクシ
ョン・セレクト信号５ｏ＝８３　（図示せず）を（１」
トＩ　Ｈｌ−１）に設定して（△−１）の演算機能をも
Ｉこせるようにする（第５図参照）６図において、３１
乃至３５はオアゲートである。第１のオアゲート３１の
出力は第２の演算器のキャリー人力Ｃｎに入ると共に、
第４．第５のオアゲート３４．３５に入っている。第２
のオアゲート３２の出力は第４及び第５のオアゲート３
４．３５に入り、第３のオアゲート３３は第５のオアゲ
ート３５に入っている。

そして、第４．第５のオアゲート３４．３５の出力はそ
れぞれ第３．第４の演算器１３．１４のキャリー人力Ｃ
ｎに入っている。このような構成にすれば、各演算器１
１〜１４の４ビツト入力データが全てＬ″になったとき
、オアゲート３１゜３３の出力はＬとなりボロー信号（
桁下げ信号）として使える。そして、各演算器１１〜１
４のキャリー人力Ｏｎがボロー人力になり１６ビツト−
１減口を行うことができる。−１減算回路の場合、ゲー
トとしてナントゲートではなくオアゲートを使用する。

オアゲートはナントゲートに比較して伝播遅延時間が少
ない。例えば、前述のＥＣ１１０ＫＨシリーズの場合、
ナントゲートが２．２ｎ　Ｓｍａｘの遅延時間であるの
に比較してオアゲートは１．７ｎＳａ＋ａｘである。従
って、この場合の（１６ビツトー１）減算回路の合計演
算時間Ｔ３は配線などによる遅れ時間をｔｐｄ　、とす
ると、Ｔ！＝（７，２−ト　ｔｐｄ　　　３　　　）　
　　ｎ　　　３　　　　ｍａｘ−（３）となり、更に高
速演峰が期待できる。

上述の説明においては１６ビツト演算の場合を例にとっ
たが、本発明はこれに限るものではなく、１６ビツト以
下或いは１６ビツト以上の加減算回路についても同様に
適用することができるが、ピット数が多い程、改善効果
が大ぎい。

（発明の効果） 以上詳細に説明したように、本発明によれば、ＦＪ数個
の演算器を組合せてなる＋１加算回路において、各演算
器に入力されるデータより下位の全ての入力データがＨ
ＩＩである時のみ当該演算器のキャリー信号を発生させ
るような構成にすることにより、各演算器のカスケード
演算が不要になり、高速演算が可能となる。

【図面の簡単な説明】

第１図は本発明の一実施例を示ず構成ブロック図、第２
図は真理値を示す図、第３図は本発明の応用例を示す図
、第４図は（１６ビツト＋１）加専回路の従来例を示す
図、第５　Ｆｉｌは演暉器の機能を示す図、第６図は第
４図に示す回路を簡略化した回路図である。 １〜４．１１〜１４・・・演算器 ５・・・キャリー回路 １５〜１７・・・ナントゲート １８．１９・・・ノアゲート ２０・・・インバータ ２１・・・アンドゲート ３１〜３５・・・オアゲート

Claims (1)

【特許請求の範囲】
1. キャリー信号入力端子を具備し、入力データの加算を行
   う演算器を複数個組合せて＋１加算を行う加算回路にお
   いて、各演算器に入力されるデータより下位の全ての入
   力データが論理Ｈである時のみ当該演算器のキャリー信
   号を２段のゲート回路により発生させるように構成した
   ことを特徴とする加算回路。