JPS6072022A

JPS6072022A - 演算装置

Info

Publication number: JPS6072022A
Application number: JP58179941A
Authority: JP
Inventors: Mitsuo Suzuki; 光男鈴木
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1983-09-28
Filing date: 1983-09-28
Publication date: 1985-04-24
Anticipated expiration: 2009-03-16
Also published as: JPH0619700B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の技術分野〕この発明は、演算結果にオーバーフローが生じたときに
、演算結果を最大値または最小値にフラングする機能を
持つ演算装置に関するものである。

〔発明の技術的背景〕

従来のディジタル信号処理等に用いられる演算装置では
、演算結果にオーバーフローが生じると、演算装置の演
算結果を保持させておくレジスタへ最大値のデータまた
は最小値のデータをソフトウェアの処理として書き込み
、クランプ処理を実現させていた。

〔背景技術の問題点〕

このため、ソフトウェアにおいてクランプ処理を考慮し
たものを開発せねばならないという問題点かあシ、まだ
、ソフトウェアに処理の負荷がかかるとともに１処理速
度が低下するという欠点があった。

〔発明の目的〕

本発明は上記のような従来の＠算装置の欠点に鑑みなさ
れたもので、その目的はソフトウェアの負荷が少々く、
処理速度を高速化できる演算装置を提供することである
。

〔発明の概要〕

そこで、本発明では、ｎ（ｎは正の整数）ビットのデー
タの演算を行ない、その結果のｎピッｌ。

のデータをレジスタへ出力するとともに、演算結果のデ
ータにオーバーフローが生じたときにクランプ制御信号
を出力する主＃算部と、上記クランプ制御信号に基づき
上記主演算部から出力される演算結果のデータが最大ま
たは最小となるように各ビットのデータを制御して、上
記レジスタへ出力する論理回路とを具備するように１演
算装置を構成した。これによっても、上記目的は達成さ
れるのであるが、更に、ソフトウェアの負荷を少なくし
、処理速度を高速化するため、本発明では、上記構成に
加え、連結演算命令実行時に上記クランプ制御信号に基
づき、既に行なわれた演算結果が格納さＪ′しているＶ
ジスタヘ、連結演算命令実行時において表わし得る最大
または最小のデータの一部のデータとなるように各ビッ
トのデータを制御して出力する第３の論理回路を具備さ
せて演算装置を構成したものである。

〔発明の実施例〕

以下、図面を参照して本発明の詳細な説明する。

第１図は本発明の一実施例のブロック図である。

同図において、１は主演算部を示す。この主演算部１は
、１６と、７　）の演算が可能であり、演算結果のデー
タの最」三位ビットのデータを符号ピントとした固定小
数点演算を行ない１６ビツトの演算結果のデータを出力
データライン４１．４□、４３、．４１６へ出力する。

演算結果にオーバーフローが生じると、主演算部１は、
オーバーフローが正のデータで生じたときには最大クラ
ンプ制御信号を信号ライン８から出力し７、オーバーフ
ローが負のデータで生じたときには最小クランプ制御信
号全信号ライン９から出力する。主演算部１から出力デ
ータライン４３．４２．４３、・　、４□６へ出力され
たデータは、アンドゲート２１．　、２１．．２１．、
・・、２１．、へ与えられる。この実施例では、最大ク
ランプ制御信号、最小クランプ制御信号はともに、ハイ
アクティブであシ、オーバーフローとならぬときには、
ロウレベルになっている。従っ−Ｃ１アンドゲート２１
．には、インバータ２２．ヲ介してハイレベルの信号が
与えられ、アンドゲート２１．．２１．　、・・・・・
、２１．６ＶＣはインバータ２２２を介してハイレベル
の信号が与えられ、出力データライン４３．４２．４８
、・−・、４，６へ出力されたデータはアントゲ−）　
２１．　、２１．．２１ｓ、　−−１２１，。

を介して、オアゲート２！３１．２３２．２３３、・　
−１２３，、へ与えられる。オアゲート錯には、インバ
ータ２２□、２２３を介しＣ１最小クランプ制御ｄ１］
信号が与えられ、オアゲート２３□、２３３、・　、２
３ＩＩｌには最大クランプ制御信号が与えられている。

オアゲート２３．　、２３．、．２３３１．２３．６か
ら出力された演算データは、演算データライン５い５２
．５３、・・・、５１６を介して、１６ビツトのレジス
タ２、または、１６ビツトのレジスタ３へ与えられる。

ここで、主演算部１は、クロックライン６またはクロッ
クンイン７の一方に、クロックを出力することによって
、演算データを格納するレジスタをレジスタ２とするが
レジスタ３とするか制御している。

このような演算装置によるフラング処理を説明する。１
６ビツトのデータの演算において、正のデータでオーバ
ーフローが生じると、主演算部１は最大クランプ制御信
号をアクディプとするから、信号ライン８を介してオア
ゲート２３２．２３３、・・・・、２３１ｏにはハイレ
ベルの信号が与えられ、アントゲ−）２１１にはインバ
ータ２２１ヲ介してロウレベルの信号°が与えられる。

このため、アンドゲート２１１の出力が禁止され、オア
グー）２３．には、アンドゲート２１□及びインバータ
２２カを介してロウレベルの信号が与えられる。従って
、オアゲート２３．から演算データライン５１へはＩＩ
　Ｏ”のデータが出力され、オアグ−）２３２．２３３
、、ｚ３□０からは演算データライン５□、５３１．５
□６へは“１″のデータが出力される。

つまシ、全データとしては正の最大値である“７ＦＦＦ
、”へクランプされたデータが演算データライン５，１
５２．５い川・・、５１６がら、レジスタ２またはレジ
スタ３へ格納される。

また、１６ピツトのデータの演算において、負のデータ
でオーバーフローが生じると、主演算部１は最小クラン
プ制御信号をアクティブとするから、信号ライン９及び
インバータ２２２ヲ介して、アンドゲート２１２．２１
８、・・・・、２１．、ヘロウレベルの信号が与えられ
、アンドゲート２工、にはインバータ２２．＋ｉ介し７
てハイレベルの信号が与えられる。このため、アンドゲ
ート２１２．２１１１．−、２１．、、の出力が禁止さ
れ、オアゲート２３２、ｚ３３１．１３．２３□６（・
Ｊ最大クランプ制御信号によるロウレベルの信号を与え
られて、演算データライン５２．５５、””、５！６へ
“０”のデータを出力する。また、オアゲート２３１は
インバータ２３３を介して必ずハイレベルの信号を受け
取るから、演算データライン５．へ“１″のデータ全出
力する。

つ−１：９、全データとしては負の最小値である””８
０ｏ　ｏ　ＨＩ＋へクランプされたデータが演３Ａｒデ
ータライン５１．５２．５ｓ１　・　、５１６から、レ
ジスタ２またはレジスタ３へ格納される。

従っテ、１６ピツトの演算の範囲でオーバーフロ−が生
じた場合には、完全にノ・−ドウエアによるクランプ処
理がなされ、処理速度の高速化がはかられ、ソフトウェ
アの負荷を軽減することができる。

この演算装置において、主演算部１で演算可能なビット
である１６ビツトの倍の３２ビツトのデータとなる演算
（連結演算）を行ない、演算結果にオーバーフローが生
じた場合を説明する。例えば、レジスタ３を下位のデー
タ用のレジスタとして用いると、このレジスタ３には、
レジスタ２に格納すべきデータの演算を行なっていると
きに、既にデータが格納されている。このため、レジス
タ２のデータについて、クランプ処理を７１−ドウエア
で実現できるが、レジスタ３のデータについてはソフト
ウェアで処理する。例えば、主演算部１に、オーバーフ
ローフラグを用意して、３２ピツトのデータの演算でオ
ーバーフローが生じたときには、上記フラグを′セット
し、ソフトウェアによシ、レジスタ３内のデータをクラ
ンプ処理する。これにより、従来性なわれなかったハー
ドウェアによるクランプ処理を一部取入れているので、
それだけ、処理速度の高速化、ソフトウェアの負荷の軽
減をはかるととができる。

尚、実施例においては、アンドゲート、インバータ、オ
アゲートによって、最大クランプ制御信号に基づき、主
演算部ｌ力・ら出力される演算結果のデータが正の最大
値のデータとなるよって各ビットのデータを制御して出
力する第１の論理回路と、最小クランプ制御信号に基づ
き、主演算部１から出力される演算結果のデータが負の
最小値のデータとなるように各ビットのデータを制（ｉ
ｉｌ　シて出力する第２の論理回路とからなる論理回路
ヲ（マ・〒成しているが、必ずしもこれによらなくとも
良い。

例えば各ゲートによる構成を変えて、同様の効果を得る
ようにしても良い。まだ、最大または最小の一方のデー
タへのみクランプするようにしても良い。つまり、正ま
たは負のデータの一方のみを扱う演算装置とすることも
できる。

次に、第２図を参照して、本発明の他の一実施例を説明
する。同図において、第１図と同一の符号を伺した構成
要素は、第１図と同一のものである。主演算部１′は、
最大クランプ制御信号と最小クランプ制御信号のほかに
、ＡＤＤ　ＷＩＴＨＣＡ几ＢＹ（キャリー付加算）命令
を受けたとき如、信号線１ｏを介してＡＤＤ　ＷＩＴＨ
ＣＡ几几Ｙ制御信号を出力し、ＳＵＢ　ＷＩＴＨＢＯＲ
ＲＯＷ（キャリー付減算）命令を受けたときに、信号線
１１を介して５ＵＢＷＩＴＨＢＯＲＲＯＷ制御信号を出
力する○ＡＤＤ　ＷＩＴＨＣＡＲＴ（、Ｙ制御信号はオ
アゲートあ□の一方の入力端子へ与エラレ、８　ＵＢ　
”ｉ’／　Ｉ　ＴＩ４　ＨＯＲＩＩＯＷ制御信号はオア
ゲート２４１の他方の入力端子へ与えられる。オアゲー
ト２４２には、最大クランプ制御信号及び最小クランプ
制御信号が与えられ、このオアゲ−）２４．の出力と上
記オアゲート２４１の出力とはアンドゲート２５．へ与
えられる。このアンドゲート２５．が信号ライン１２へ
出力する信号は、新人力クロノク制御信号であ〃、キャ
リー何加減３Ｉの結果の連結命令（連結演算命令）の実
行中て、オーバーフローが生じたときに、アクティブ（
）・イレベル）となる。この新入力クロック制御信号は
アントゲ−）　２５２、排他的論理和ゲート（以下ＥＸ
−ＯＲゲートという）２６へ与えられている。アンドゲ
ートへの他方の入力端子へは、クロックライン６′から
、レジスタ２へ与えられるクロックが与えられる。アン
ドゲート２５２の出力は、オアゲート為の一方の入力端
子へ与えられ、オアゲート２４３の他方の入力端子へは
クロックライン７からクロックが与えられる。

オアゲート２４３の出力はクロックライン１３ヲ介して
レジスタ３ヘクロツクとして与えられろ。即ち、レジス
タ３は、第１図のようだ主演算部１からの演算結果のデ
ータを受け取るモードだけでなく、キャリー付加減算の
結果の連結命令実行時に、オーバーフローが生じたとき
に１クロツクライン１３を介してクロックが与えられる
。また１、ＥＸ−ＯＲゲート２６には、上述の新人カク
ロノク制（ｄｌｌ信号と、オアゲート２３．の出力とが
与えられる。ＥＸ−０几ゲートがの出力は演算データラ
イン１４を介しＣ１新人力最上位ビットデータとして、
レジスタ３の最上位ビットに与えられる。新入力最上位
ビットデータは、新入力クロック制御信号がインアクテ
ィプであれば、オアグー）　２３．の出力そのままであ
るが、新入力クロック制御信号がアクティブであれば、
正のデータによるオーバーフローか負のデータによるオ
ーバーフローかに左右される。即ち、正のデータによる
オーバーフローのときには、オアゲートｎ、の出力が“
０″であるから、ＥＸ−０几ゲート２６からは“１”の
データが出力され、負のデータによるオーバーフローの
ときには、オアゲート２３□の出力が１１”であるから
、ＥＸ−０几ゲート２６からは０″のデータが出力され
る。

この演算装置ｄによる１６ビツトのデータの演算は第１
図と同様である。この演算装置において、連結演算命令
（この実施例では、３２ビツトのデータとなる演算命令
）が行なわれ、オーバーフローが生じた場合を説明する
。既に、レジスタ３へはデータが格納されている。

今、ＡＤＤ　ＷＩＴＨＣＡＲＩ’ｌ、Ｙ命令が出されて
いたとすると、主演算部１′は信号ライン１０からＡＤ
ＤＷＩＴＩ−Ｉ　Ｃ”ＡＲＲＹ制御信号をアクティブと
して出力する。また、正のデータでオーバーフローが生
シたとすると、主演算部１′は信号ライン８へ最大クラ
ンプ制御信号をアクティブとして出力する。すると、信
号ライン８を介してオアグー）　２３２．２３．、・・
・・・・、弯。にはハイレベルの信号が与えられ、アン
トゲ−）　２１．　してはインバータ２２．ヲ介してロ
ウレベルの信号が与えられる。このため、アンドゲート
２１□の出力が禁止され、オアゲート２３□には、アン
ドゲート２１１及びインバータ２２３を介してロウレベ
ルの信号が与えられる。従って、オアゲート２３１から
演算データライン５．へは“０”のデータが出力さＪ″
Ｌ１Ｌ１オアゲート２３□３、・・・・・、２３ｔ、か
ら演算データライン５７．５３、・・　、５１６へは１
１１　Ｉ＋のデータが出力される。つまり、全データと
しては正の最大（ｉｉｉである“７ＦＦＦＨ”へクラン
プされたデータが演算データライン５□、５２．５３、
・・・、５，６からレジスタ２へ、クロックライン６の
クロックによって格納される。

一方、ＡＤＤ　ＷＩＴＨＣＡＲＲＹ制御信号ど最大クラ
ンプ制御信号がともにアクティブであるから、アンドゲ
ート２５１の出力である新入カクロソク制御信号が７′
クチイブとなる。また、ＥＸ−０几ゲートかにはオアゲ
ート２３１から′０″が与えられるから、その出力は“
１”のデータとな）、レジスタ３へはオール“１”の１
６ビツトのデータが、クロックライン６′、アンドゲー
ト２５２、オアゲート２４３、クロックジイン１３ヲ介
して与えられるクロックに同期して格納される。従って
、レジスタ２．３には、“７ＦＦＦ　”、”ＦＦＦＦＨ
”が格納され、３２ビツトのデータがクランプされて格
納されることになる。

次に、ＳＵＢ　ＷＩＴＨＢＯＲ几ＯＷ命令力刊されてい
たとすると、主演算部１′は信号ライン１１から５ＵＢ
ＷＩＴＨＢＯＲＲＯＷ制御信号をアクティブとして出力
する。また、負のデータでオーバーフローが生しると、
主演算部１′は最小クランプ制御信号をアクティブとす
るから、信号ライン９及びインバータ２２２を介して、
アンドゲート２１２．２１．、　・、２１．、ヘロウレ
ベルの信号が与えられ、アンドグー）　２１．　Ｋはイ
ンバータ２２．ｆ：介してハイレベルの信号が与えられ
る。このため、アンドゲート２１２．２１３、・・・・
、２１．６の出力が禁止され、オアグー）２３２．２３
．、・　、２３１、ｌは最大クランプ制御信号によるロ
ウレベルの信号を与えられて、演算データライン５２．
５３、・・、５へ“０”のデータを出力する。また、オ
アゲート２３□はインバータ２３．ｔ−介して必ずハイ
レベルの信号を受け取るから、演算データライン５Ｉへ
“１”のデータを出力する。つまシ、全データとしては
負の最小値である’５ｏｏｏＨ”ヘクランプされたデー
タが演算データライン５８．５２．５３、・−・、５．
６から、レジスタ２ヘクロツクライン６のクロックによ
って格納される。一方、ＳＵＢ　ＷＩＴＨＢＯ几ＲＯＷ
制御信号と最小フラング制御信号がともにアクティブで
あるから、アンドゲート２５□の出力である新人カフロ
ック制量信号がアクディプとなる。また、ＥＸ−ＯＲゲ
ート２６には、オアゲート２３．から“１”が与えられ
るから、その出力は“０”のデータとなシ、レジスタ３
へはオール″Ｏｎの１６ビツトのデータが、クロックラ
イン６′、アンドゲート２５２、オアゲート２４３、ク
ロックライン１３を介して与えられるクロックに同期し
て格納される。従って、レジスタ２．３には、“８００
０Ｈ′、”ｏｏｏｏＥＩ”が格納され、３２ビツトのデ
ータがクランプされて格納されたことになる。

このように、本実施例によれば、１６ビツトの範囲での
オーバーフローはもちろん、３２ビツトの範囲でオーバ
ーフローが生じた場合にも、完全にノ・−ドウエアてよ
るクランプ処理がなされ、処理速度の高速化がはかられ
、ソフトウェアの負荷を軽減することができる。また、
全くソフトウェアによらずにクランプ処理を実行できる
ので演算装置のソフトウェアの開発が極めて容易に々る
という利点もある。

尚、実施例においては、オアゲート２４．．２４い２４
３、アンドゲート２５０．５□、ＥＸ−０几ゲート２６
によって、第３の論理回路を構成し、この第３の論理回
路によって、既に行なわれた演算結果のデータが格納さ
れているレジスタへ、連結演算命令実行時において表わ
し得る最大または最小のデータの一部のデータとなるよ
うに、各ビットのデータを制御して出力するようにした
が、第３の論理回路は１上記作用をなすものであれば他
の構成であっても良い。

また、第１図、第２図において、レジスタを２個とし、
別個のものを用いたが、レジスタの数に制限はなく、ま
た一連のレジスタへ所定ピットのデータを区分して保持
させる方式を採ることも可能である。

〔発明の効果〕

以上説明したように本発明によれば、オーバーフロ一時
のクランプ処理を、ハードウェアで行なうことによシ、
処理速度を高速化させることができ、ソフトウェアの負
荷を軽減することができる。

【図面の簡単な説明】

第１図は本発明の一実施例のブロック図、第２図は本発
明の他の実施例のブロック図である。１１，１’・・主演算部２．３・・レジスタ２１Ｘ、　２１２．２１ｓ、−−１２１，、、２５，，
２５２アンドゲート２２１．２２２．２２３　・インバータ２３１．２３２
．２３．、−＝−１２３Ｉａ、２４１．２４２．２４３
　・・・オアゲート２６・・ＥＸ−ＯＲゲート（２２３，２２２，２２８，２１１，２１２，２１３、
・・・・・・、２１．、．２３．．２３２．２３．、・
　・、２３□６）　・・・論理回路（２４□、２４２．
２４１．２５８．２５□、２６）　・・第３の論理回路代理人　弁理士　本　１）　崇

Claims

【特許請求の範囲】

（１）ｎ（ｎは正の整数）ビットのデータの演算を行な
い、その結果の１．１ビツトのデータをレジスタへ出力
するとともて、演算結果のデータにオーバーフローが生
じたときてクランプ制御信号を出力する主演算部と、前
記クランプ制御信号に基づき、前記主演算部から出力さ
れる演算結果のデータが最大゛りたは最小となるよう（
に各ビットのデータを制御して前記レジスタへ出力する
論理回路とを具備する演算装置。
（２）主演算部は、演−ｉ’ｔ、ｒ青果のデータが、正
のデータでオーバーフローが生じ７Ｇときに出力する最
大クランプ制御信号と、負のｆ−夕でオーバーフローが
生じたときて出力する最小クランプ制御信号とを有し、
論理回路は、前記最大クランプ制御信号に基づき前記主
演算部から出力される演算結果のデータが正の最大値の
データとなるように各ビットのデータを制御して出力す
る第１の論理回路と、前記最小クランプ制御信号に基づ
き前記主演算部から出力される演算結果のデータが負の
最小値のデータとなるように各ビットのデータを制御し
て出力する第２の論理回路とからなることを特徴とする
特許請求の範囲第（１）項記載の演算装置。
（３）第１の論理回路は、最大クランプ制御信号がアク
ティブのときに１演算結果の最上位ビットのブータラ１
１　Ｑ　Ｉ＋とし、他のビットのブータラ゛１１”とし
て出力し、第２の論理回路は、最小クランプ制御信号が
アクティブのときに、演算結果の最上位ビットの１−タ
、、　ｉｔ　Ｉ　ｎとし、他のデータを０”として出力
することを特徴とする特許請求の範囲第（２）項記載の
演算装置。
（４）主演算部によ逆演算結果のデータが与えらＪｌ。るレジスタは、ｎビットのレジスタが複数個集合してな
るレジスタであることを特徴とする特許請求の範囲第（
１）項乃至第（３）項いずれかに記載の演算装置Ｌ
（５）ｎ（ｎは正の整数）ビットのデータの演算を行な
い、その結果のｎビットのデータをレジスタへ出力する
とともに、演算結果のデータにオーバーフローが生じた
ときにクランプ制御信号を出力する主演算部と、前記ク
ランプ制御信号に基づき前記主演算部から出力される演
算結果のデータが最大または最小となるように各ビット
のデータを制御して前記レジスタへ出力する論理回路と
、連結演算命令実行時に前記クランプ制御信号に基づき
、既に行なわれた演算結果のデータが格納されティるレ
ジスタへ、連結演算命令実行時において表わし得る最大
または最小のデータの一部のデータとなるように各ビッ
トのデータを制御して出力する第３の論理回路とを具備
した演算装置。
（６）主演算部は、演算結果のデータが正のデータでオ
ーバーフローが生じ／こときに出力する最大クランプ？
ｌＪＵ伺ｊ信号と、負のデータでオーバーフローが生じ
たときに出力する最小クランプ制御信号とを有し、論理
回路は、前記最大クランプ制御信号に基づき前記主演算
部から出力される演算結果のデータが正の最大値のデー
タとなるように各ビットのデータを制御して出力する第
１の論理回路と、前記最小クランプ制御信号に基づき前
記主演算部から出力される演算結果のデータが負の最小
値のデータとなるように各ビットのデータを制御して出
力する第２の論理回路とからなることを特徴とする特許
請求の範囲第（５ン項記載の演算装置。
（７）第３の論理回路は、最大クランプ制御信月がアク
ティブのときに全ビットのデータをパ０″として出力し
、最小クランプ制（ｊｌｌ信号がアククーイブのときに
全ビットのデータを７１”として出方することを特徴と
する特許請求の範囲第（６）項記載の演算装置。
（８）主演算部によ）演算結果のデータが与えら１１る
レジスタは、ｎビットのレジスタが複数個集合してなる
レジスタであり・第３の論理回路は、クランプ制御信号
がアクティブのときに、前記主演算部〃・動作状態とす
べきレジスタへ与えるクロックに基づいて、前記複数の
レジスタ中の前記主演算部が動作状態とすべきレジスタ
以外のレジスタへ、クロックを与えて動作状態とするこ
とを特徴とする特許請求の範囲第（５）項乃至第（７）
項いずれかに記載の演算装置。