JP3523315B2 - ディジタルデータ乗算処理回路 - Google Patents
ディジタルデータ乗算処理回路Info
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- data
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/52—Multiplying; Dividing
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Description
【０００１】
【産業上の利用分野】本発明はディジタルデータ乗算処
理回路に係り、特に複数のバスに入力されるディジタル
データを時分割し交代に一つの乗算器上で乗算処理を遂
行した後複数のバス上に分離することによりチップサイ
ズを減らしたディジタルデータ乗算処理回路に関する。
理回路に係り、特に複数のバスに入力されるディジタル
データを時分割し交代に一つの乗算器上で乗算処理を遂
行した後複数のバス上に分離することによりチップサイ
ズを減らしたディジタルデータ乗算処理回路に関する。
【０００２】
【従来の技術】最近、ディジタル信号処理器はＶＬＳＩ
（Very Large Scale Integrated Circuit ）技術とコン
ピューター技術の発展に負って急速に発展した。このよ
うな技術の発展で従来のアナログ方式の信号処理技術が
ディジタル方式に代替され大型コンピューターの信号処
理も今は単一チップで解決できるようになった。それ
に、コンパクトディスクの需要拡大とＨＤＴＶの常用化
趨勢に応えてＤＳＰ技術の持続的な発展が予想されてい
る。
（Very Large Scale Integrated Circuit ）技術とコン
ピューター技術の発展に負って急速に発展した。このよ
うな技術の発展で従来のアナログ方式の信号処理技術が
ディジタル方式に代替され大型コンピューターの信号処
理も今は単一チップで解決できるようになった。それ
に、コンパクトディスクの需要拡大とＨＤＴＶの常用化
趨勢に応えてＤＳＰ技術の持続的な発展が予想されてい
る。
【０００３】このようなディジタル信号処理器はディジ
タルデータ処理に必要な複数の機能を単一チップに内蔵
して集積化することにより、システムの小型化、低消費
電力化及びローコスト化に大いに貢献し、これを更に向
上させるための研究が続けられている。このような研究
課題の一つとして本発明は通常ＤＳＰに多く用いられる
乗算器を改善しこれを具現するための素子の数を減らし
たハードウェア節減型ディジタルデータ乗算処理回路を
実現しようとする。
タルデータ処理に必要な複数の機能を単一チップに内蔵
して集積化することにより、システムの小型化、低消費
電力化及びローコスト化に大いに貢献し、これを更に向
上させるための研究が続けられている。このような研究
課題の一つとして本発明は通常ＤＳＰに多く用いられる
乗算器を改善しこれを具現するための素子の数を減らし
たハードウェア節減型ディジタルデータ乗算処理回路を
実現しようとする。
【０００４】図１は通常のディジタルデータ乗算処理器
の一実施例を示したブロック図である。図１において、
従来のディジタルデータ乗算処理器１０はｎビットのデ
ィジタルデータＡとｎビットのディジタル係数Ｋａを乗
算するｎ×ｎ乗算器Ａ１２と、ｎビットのディジタルデ
ータＢとｎビットのディジタル係数Ｋｂを乗算するｎ×
ｎ乗算器Ｂ１４を具備し二つのデータバスと二つの係数
バスに入力されるデータをそれぞれ乗算して出力した。
図１において、ｎ×ｎ乗算器Ａ１２はｎビットのディジ
タルデータＡとｎビットのディジタル係数Ｋａを乗算し
ｍビットの乗算結果Ｋａ×Ａを出力し、ｎ×ｎ乗算器Ｂ
１４はｎビットのディジタルデータＢとｎビットのディ
ジタル係数Ｋａを乗算しｍビットの乗算結果Ｋａ×Ｂを
出力した。ところが、前記のようなｎ×ｎ乗算器１２、
１４を具現するためには多数のゲートを使用すべきなの
で単一チップで具現の際多くの面積を占めた。特に、乗
算器を使用するディジタル信号処理器を単一チップで具
現しようとする場合、ビット数が増加するにつれチップ
で占める面積が大きくなりコスト及び消費電力を増加さ
せ信頼度を低下させた。
の一実施例を示したブロック図である。図１において、
従来のディジタルデータ乗算処理器１０はｎビットのデ
ィジタルデータＡとｎビットのディジタル係数Ｋａを乗
算するｎ×ｎ乗算器Ａ１２と、ｎビットのディジタルデ
ータＢとｎビットのディジタル係数Ｋｂを乗算するｎ×
ｎ乗算器Ｂ１４を具備し二つのデータバスと二つの係数
バスに入力されるデータをそれぞれ乗算して出力した。
図１において、ｎ×ｎ乗算器Ａ１２はｎビットのディジ
タルデータＡとｎビットのディジタル係数Ｋａを乗算し
ｍビットの乗算結果Ｋａ×Ａを出力し、ｎ×ｎ乗算器Ｂ
１４はｎビットのディジタルデータＢとｎビットのディ
ジタル係数Ｋａを乗算しｍビットの乗算結果Ｋａ×Ｂを
出力した。ところが、前記のようなｎ×ｎ乗算器１２、
１４を具現するためには多数のゲートを使用すべきなの
で単一チップで具現の際多くの面積を占めた。特に、乗
算器を使用するディジタル信号処理器を単一チップで具
現しようとする場合、ビット数が増加するにつれチップ
で占める面積が大きくなりコスト及び消費電力を増加さ
せ信頼度を低下させた。
【０００５】このように従来は複数のディジタルデータ
バスに入力されるデータに他バスに入力される係数を乗
算する場合、入力データバスに該当するだけの乗算器が
それぞれ必要だったので、これを単一チップで具現する
時チップ面積を多く占めてコストと消費電力を増加させ
信頼度を低下させる問題点があった。
バスに入力されるデータに他バスに入力される係数を乗
算する場合、入力データバスに該当するだけの乗算器が
それぞれ必要だったので、これを単一チップで具現する
時チップ面積を多く占めてコストと消費電力を増加させ
信頼度を低下させる問題点があった。
【０００６】
【発明が解決しようとする課題】本発明の目的は前記の
ような問題点を解決するために複数の入力バスに入力さ
れるｎビットのディジタルデータをシステムクロックに
より時分割し乗算器を共有することにより乗算器の数を
減らしチップサイズが縮められるディジタルデータ乗算
処理回路を提供することである。
ような問題点を解決するために複数の入力バスに入力さ
れるｎビットのディジタルデータをシステムクロックに
より時分割し乗算器を共有することにより乗算器の数を
減らしチップサイズが縮められるディジタルデータ乗算
処理回路を提供することである。
【０００７】
【課題を達成するための手段】前記のような目的を達成
するために本発明の回路は複数のデータ入力バスに印加
される複数のディジタルデータと係数をそれぞれ乗算し
た後乗算されたディジタルデータを出力するディジタル
データ乗算処理回路において、複数の入力バスから印加
されるディジタルデータを第１システムクロックにより
相互交代にサンプリングする二倍クロック交代サンプラ
ーと、前記二倍クロック交代サンプラーによりサンプリ
ングされた各バスのディジタルデータとこのディジタル
データに対応した係数を第１システムクロックと第１及
び第２プライマリークロックにより交代に乗算処理を遂
行する二係数交代乗算器と、前記二係数交代乗算器の乗
算データを第１及び第２システムクロックと第２プライ
マリークロックによりディジタルデータ別に分離し複数
の出力バス上に出力するデータ復元器を具備することを
特徴とする。
するために本発明の回路は複数のデータ入力バスに印加
される複数のディジタルデータと係数をそれぞれ乗算し
た後乗算されたディジタルデータを出力するディジタル
データ乗算処理回路において、複数の入力バスから印加
されるディジタルデータを第１システムクロックにより
相互交代にサンプリングする二倍クロック交代サンプラ
ーと、前記二倍クロック交代サンプラーによりサンプリ
ングされた各バスのディジタルデータとこのディジタル
データに対応した係数を第１システムクロックと第１及
び第２プライマリークロックにより交代に乗算処理を遂
行する二係数交代乗算器と、前記二係数交代乗算器の乗
算データを第１及び第２システムクロックと第２プライ
マリークロックによりディジタルデータ別に分離し複数
の出力バス上に出力するデータ復元器を具備することを
特徴とする。
【０００８】
【作用】複数バスの入力を時分割し乗算器を共有するこ
とにより必要な乗算器を減らしチップ面積を減少させ
る。
とにより必要な乗算器を減らしチップ面積を減少させ
る。
【０００９】
【実施例】以下、添付した図面に基づき本発明を詳細に
説明する。
説明する。
【００１０】図２は本発明によるディジタルデータ乗算
処理回路を概略的に示したブロック図であり、二倍クロ
ック交代サンプラー３０と二係数交代乗算器４０とデー
タ復元器５０を具備する。図２において、二倍クロック
交代サンプラー３０は第１入力バス１に入力されるｎビ
ットのディジタルデータＡと第２入力バス２に入力され
るｎビットのディジタルデータＢを第１システムクロッ
クＳＣＬＫ１によりサンプリングして一つのｎビットバ
ス上に出力する。
処理回路を概略的に示したブロック図であり、二倍クロ
ック交代サンプラー３０と二係数交代乗算器４０とデー
タ復元器５０を具備する。図２において、二倍クロック
交代サンプラー３０は第１入力バス１に入力されるｎビ
ットのディジタルデータＡと第２入力バス２に入力され
るｎビットのディジタルデータＢを第１システムクロッ
クＳＣＬＫ１によりサンプリングして一つのｎビットバ
ス上に出力する。
【００１１】又、二係数交代乗算器４０は前記二倍クロ
ック交代サンプラー３０によりサンプリングされた各バ
スのディジタルデータとこのディジタルデータに対応し
た係数を第１システムクロックＳＣＬＫ１と第１及び第
２プライマリークロックＰＣＬＫ１、ＰＣＬＫ２により
交代に乗算処理を遂行する。即ち、ｎビットのディジタ
ルデータＡはｎビットの係数Ｋａと乗算されｍビットの
乗算データＫａ×Ａとなり、ｎビットのディジタルデー
タＢはｎビットの係数Ｋｂと乗算されｍビットの乗算デ
ータＫｂ×Ｂとなる。
ック交代サンプラー３０によりサンプリングされた各バ
スのディジタルデータとこのディジタルデータに対応し
た係数を第１システムクロックＳＣＬＫ１と第１及び第
２プライマリークロックＰＣＬＫ１、ＰＣＬＫ２により
交代に乗算処理を遂行する。即ち、ｎビットのディジタ
ルデータＡはｎビットの係数Ｋａと乗算されｍビットの
乗算データＫａ×Ａとなり、ｎビットのディジタルデー
タＢはｎビットの係数Ｋｂと乗算されｍビットの乗算デ
ータＫｂ×Ｂとなる。
【００１２】又、データ復元器５０はｍビットのバス上
にマルチプレクシングされ入力される前記二係数交代乗
算器４０の乗算データを第１及び第２システムクロック
ＳＣＬＫ１、ＳＣＬＫ２と第２プライマリークロックＰ
ＣＬＫ２によりそれぞれ分離し第１出力バス５上に前記
ｍビットの乗算データＫａ×Ａを出力し、第２出力バス
６上に前記ｍビットの乗算データＫｂ×Ｂを出力する。
本発明に用いられるシステムクロックは二相方式であり
第１システムクロックＳＣＬＫ１と第２システムクロッ
クＳＣＬＫ及び第１プライマリークロックＰＣＬＫ１と
第２プライマリークロックＰＣＬＫ２はそれぞれノンオ
ーバラップの関係を有する。
にマルチプレクシングされ入力される前記二係数交代乗
算器４０の乗算データを第１及び第２システムクロック
ＳＣＬＫ１、ＳＣＬＫ２と第２プライマリークロックＰ
ＣＬＫ２によりそれぞれ分離し第１出力バス５上に前記
ｍビットの乗算データＫａ×Ａを出力し、第２出力バス
６上に前記ｍビットの乗算データＫｂ×Ｂを出力する。
本発明に用いられるシステムクロックは二相方式であり
第１システムクロックＳＣＬＫ１と第２システムクロッ
クＳＣＬＫ及び第１プライマリークロックＰＣＬＫ１と
第２プライマリークロックＰＣＬＫ２はそれぞれノンオ
ーバラップの関係を有する。
【００１３】図３は図２のディジタルデータ乗算回路を
具現する一例を示した回路図である。図３において、二
倍クロック交代サンプラー３０は第１マルチプレクサー
１１で構成され第１システムクロックＳＣＬＫ１により
ｎビットの入力データＡとｎビットの入力データＢをサ
ンプリングして出力する。図５はｎ（以下本発明の実施
例でｎ＝８である）ビットの第１マルチプレクサー１１
を具現した具体回路図であり、入力バスＡ（ビット０〜
７）とＢ（ビット０〜７）上にそれぞれ入力されるディ
ジタルデータを第１システムクロックＳＣＬＫ１により
サンプリングして出力バスＺ（ビット０〜７）上に出力
する。即ち、前記第１マルチプレクサー１１は二つのデ
ィジタルデータ入力バスＡ及びＢと第１システムクロッ
クＳＣＬＫ１入力ラインにそれぞれ並列で接続される多
数個の論理ゲート５０１〜５０８、前記論理ゲート５０
１〜５０８の出力ラインに接続された多数個のインバー
ターＩＮ０〜ＩＮ７より構成される。又、前記多数個の
論理ゲート５０１〜５０８の一側端子に印加される第１
システムクロックＳＣＬＫ１はインバーターＩＮ８、Ｉ
Ｎ９を通じて相異なるレベルに印加される。従って、第
１マルチプレクサー１１は一つの出力バスＺ上に交代サ
ンプリングされたデータが出力できる。
具現する一例を示した回路図である。図３において、二
倍クロック交代サンプラー３０は第１マルチプレクサー
１１で構成され第１システムクロックＳＣＬＫ１により
ｎビットの入力データＡとｎビットの入力データＢをサ
ンプリングして出力する。図５はｎ（以下本発明の実施
例でｎ＝８である）ビットの第１マルチプレクサー１１
を具現した具体回路図であり、入力バスＡ（ビット０〜
７）とＢ（ビット０〜７）上にそれぞれ入力されるディ
ジタルデータを第１システムクロックＳＣＬＫ１により
サンプリングして出力バスＺ（ビット０〜７）上に出力
する。即ち、前記第１マルチプレクサー１１は二つのデ
ィジタルデータ入力バスＡ及びＢと第１システムクロッ
クＳＣＬＫ１入力ラインにそれぞれ並列で接続される多
数個の論理ゲート５０１〜５０８、前記論理ゲート５０
１〜５０８の出力ラインに接続された多数個のインバー
ターＩＮ０〜ＩＮ７より構成される。又、前記多数個の
論理ゲート５０１〜５０８の一側端子に印加される第１
システムクロックＳＣＬＫ１はインバーターＩＮ８、Ｉ
Ｎ９を通じて相異なるレベルに印加される。従って、第
１マルチプレクサー１１は一つの出力バスＺ上に交代サ
ンプリングされたデータが出力できる。
【００１４】次に、図３において、二係数交代乗算器４
０は第１システムクロックＳＣＬＫ１によりディジタル
データに対応する複数個のｎビットの係数Ｋａ及びＫｂ
を入力し交代にサンプリングする第２マルチプレクサー
１２と、前記第２マルチプレクサー１２を通じて交代に
サンプリングされた係数と、第１マルチプレクサー１１
を通じて交代にサンプリングされたディジタルデータを
それぞれ第１及び第２プライマリークロックＰＣＬＫ
１、ＰＣＬＫ２により所定時間遅延させるための第１乃
至第２Ｄフリップフロップ１３、１４と、前記Ｄフリッ
プフロップで遅延された係数及びディジタルデータをそ
れぞれ交代に乗算処理するためのｎ×ｎ並列乗算器１７
と、前記ｎ×ｎ並列乗算器１７で乗算処理されたｍビッ
トのディジタルデータを第１及び第２プライマリークロ
ックＰＣＬＫ１、ＰＣＬＫ２により再び遅延させるため
の第３Ｄフリップフロップ１５を具備している。ここ
で、図６を参照すれば、第１、第２及び第３Ｄフリップ
フロップ１３、１４、１５はｎビットのディジタルデー
タが二つのクロック信号ＣＬＫ１、ＣＬＫ２により動作
されるようにｎビットのディジタルデータ入力バスＤ
（０〜７）と出力バスＱ（０〜７）にＤフリップフロッ
プ素子６０１〜６０８で並列接続されている。この際、
図８を参照すれば、前記Ｄフリップフロップの個別素子
は二つのＮＭＯＳトランジスタＱ１、Ｑ２と二つのイン
バーターＩＮ１０、ＩＮ１１が直列で接続される。又、
図１０を参照すれば、ｎ×ｎ並列乗算器１７はそれぞれ
８個のラインで構成されたバスＡ及びバスＢのディジタ
ルデータ入力バスを有する。又、前記乗算器はｎ個のキ
ャリ入力Ｃｉライン、キャリ出力Ｃｏラインと和入力ラ
インＳｉと１６個の出力ラインＳｏを有するように８×
８マトリックス方式で配列されたフルアダーアレーより
構成されている。
０は第１システムクロックＳＣＬＫ１によりディジタル
データに対応する複数個のｎビットの係数Ｋａ及びＫｂ
を入力し交代にサンプリングする第２マルチプレクサー
１２と、前記第２マルチプレクサー１２を通じて交代に
サンプリングされた係数と、第１マルチプレクサー１１
を通じて交代にサンプリングされたディジタルデータを
それぞれ第１及び第２プライマリークロックＰＣＬＫ
１、ＰＣＬＫ２により所定時間遅延させるための第１乃
至第２Ｄフリップフロップ１３、１４と、前記Ｄフリッ
プフロップで遅延された係数及びディジタルデータをそ
れぞれ交代に乗算処理するためのｎ×ｎ並列乗算器１７
と、前記ｎ×ｎ並列乗算器１７で乗算処理されたｍビッ
トのディジタルデータを第１及び第２プライマリークロ
ックＰＣＬＫ１、ＰＣＬＫ２により再び遅延させるため
の第３Ｄフリップフロップ１５を具備している。ここ
で、図６を参照すれば、第１、第２及び第３Ｄフリップ
フロップ１３、１４、１５はｎビットのディジタルデー
タが二つのクロック信号ＣＬＫ１、ＣＬＫ２により動作
されるようにｎビットのディジタルデータ入力バスＤ
（０〜７）と出力バスＱ（０〜７）にＤフリップフロッ
プ素子６０１〜６０８で並列接続されている。この際、
図８を参照すれば、前記Ｄフリップフロップの個別素子
は二つのＮＭＯＳトランジスタＱ１、Ｑ２と二つのイン
バーターＩＮ１０、ＩＮ１１が直列で接続される。又、
図１０を参照すれば、ｎ×ｎ並列乗算器１７はそれぞれ
８個のラインで構成されたバスＡ及びバスＢのディジタ
ルデータ入力バスを有する。又、前記乗算器はｎ個のキ
ャリ入力Ｃｉライン、キャリ出力Ｃｏラインと和入力ラ
インＳｉと１６個の出力ラインＳｏを有するように８×
８マトリックス方式で配列されたフルアダーアレーより
構成されている。
【００１５】この場合図１１Ａ乃至図１１Ｂを参照すれ
ば前記並列乗算器を構成するフルアダーセルＡｎＢｎは
該当するビットのデータＡ、Ｂとキャリ入力Ｃｉ及び和
入力Ｓｉを加算し和出力Ｓｏとキャリ出力Ｃｏを発生す
る。このようなフルアダーセルはＡバスとＢバスのディ
ジタルデータを入力し論理積出力する第１アンドゲート
ＡＤ１７と、前記アンドゲートＡＤ１７の論理積出力と
和入力Ｓｉを排他的に論理和して出力する第１排他的オ
アゲートＥＸ１と、前記第１排他的オアゲートＥＸ１の
排他的論理和出力とキャリ入力Ｃｉを排他的に論理和し
て出力する第２排他的論理和ゲートＥＸ２と、前記和入
力Ｓｉ及び第１アンドゲートＡＤ１７出力とキャリ入力
Ｃｉ及び排他的論理和ゲートＥＸ１の出力をそれぞれ論
理積して出力する第２及び第３アンドゲートＡＤ１８、
ＡＤ１９と、前記二つのアンドゲートＡＤ１８、ＡＤ１
９の出力を否定論理和して出力するＮＯＲゲートＮＯＲ
９と、そして前記ＮＯＲゲートＮＯＲ９の否定論理和出
力を反転させ出力するためのインバーターＩＮ１５より
構成される。更に図１２を参照すれば、前記排他的論理
和ゲートＥＸ１、ＥＸ２は二つの入力バスＡ、Ｂに接続
された一対のＰＭＯＳトランジスタＱ６、Ｑ７及びＮＭ
ＯＳトランジスタＱ４、Ｑ５と、前記一対のＰＭＯＳ及
びＮＭＯＳトランジスタの中間ノード点に接続された第
１インバーターＩＮ１７と、そして前記一つのＰＭＯＳ
トランジスタＱ６のドレイン及びＮＭＯＳトランジスタ
Ｑ４のソースに接続された第２インバーターＩＮ１６よ
り構成される。従って、二係数交代乗算器４０は二倍ク
ロック交代サンプラー３０の第１マルチプレクサー１１
を通じて交代サンプリングされたディジタルデータを二
係数により交代に乗算して出力する。
ば前記並列乗算器を構成するフルアダーセルＡｎＢｎは
該当するビットのデータＡ、Ｂとキャリ入力Ｃｉ及び和
入力Ｓｉを加算し和出力Ｓｏとキャリ出力Ｃｏを発生す
る。このようなフルアダーセルはＡバスとＢバスのディ
ジタルデータを入力し論理積出力する第１アンドゲート
ＡＤ１７と、前記アンドゲートＡＤ１７の論理積出力と
和入力Ｓｉを排他的に論理和して出力する第１排他的オ
アゲートＥＸ１と、前記第１排他的オアゲートＥＸ１の
排他的論理和出力とキャリ入力Ｃｉを排他的に論理和し
て出力する第２排他的論理和ゲートＥＸ２と、前記和入
力Ｓｉ及び第１アンドゲートＡＤ１７出力とキャリ入力
Ｃｉ及び排他的論理和ゲートＥＸ１の出力をそれぞれ論
理積して出力する第２及び第３アンドゲートＡＤ１８、
ＡＤ１９と、前記二つのアンドゲートＡＤ１８、ＡＤ１
９の出力を否定論理和して出力するＮＯＲゲートＮＯＲ
９と、そして前記ＮＯＲゲートＮＯＲ９の否定論理和出
力を反転させ出力するためのインバーターＩＮ１５より
構成される。更に図１２を参照すれば、前記排他的論理
和ゲートＥＸ１、ＥＸ２は二つの入力バスＡ、Ｂに接続
された一対のＰＭＯＳトランジスタＱ６、Ｑ７及びＮＭ
ＯＳトランジスタＱ４、Ｑ５と、前記一対のＰＭＯＳ及
びＮＭＯＳトランジスタの中間ノード点に接続された第
１インバーターＩＮ１７と、そして前記一つのＰＭＯＳ
トランジスタＱ６のドレイン及びＮＭＯＳトランジスタ
Ｑ４のソースに接続された第２インバーターＩＮ１６よ
り構成される。従って、二係数交代乗算器４０は二倍ク
ロック交代サンプラー３０の第１マルチプレクサー１１
を通じて交代サンプリングされたディジタルデータを二
係数により交代に乗算して出力する。
【００１６】次に、データ復元器５０は二係数交代乗算
器４０の最終Ｄフリップフロップ１５で遅延されたｍビ
ットの乗算データＫａ×Ａ及びｍビットの乗算データＫ
ｂ×Ｂを入力しそれぞれシステムクロックに同期させて
出力する。
器４０の最終Ｄフリップフロップ１５で遅延されたｍビ
ットの乗算データＫａ×Ａ及びｍビットの乗算データＫ
ｂ×Ｂを入力しそれぞれシステムクロックに同期させて
出力する。
【００１７】即ち、前記データ復元器５０は前記二係数
交代乗算器４０の出力を入力し第１システムクロックＳ
ＣＬＫ１と第２プライマリークロックＰＣＬＫ２をアン
ドゲート２１で論理積したクロック信号により乗算デー
タをラッチする第１ラッチ２５と、前記二係数交代乗算
器４０の出力を入力し第２システムクロックＳＣＬＫ２
と第２プライマリークロックＰＣＬＫ２をアンドゲート
２３で論理積したクロック信号により乗算データをラッ
チする第２ラッチ２６と、前記第１ラッチ２５の出力を
第１及び第２システムクロックＳＣＬＫ１、ＳＣＬＫ２
に同期させる第３Ｄフリップフロップ１６と、前記第２
ラッチ２６の出力を第１システムクロックＳＣＬＫ１に
同期させる第３ラッチ２７を具備して前記二係数交代乗
算器４０の出力を出力バス上にそれぞれ出力する。又、
図７を参照すれば、前記ｍビットのラッチ回路２５、２
６、２７は二係数交代乗算器４０の第３Ｄフリップフロ
ップ１５を通じて遅延出力されたｍビットのディジタル
データを一つのクロック信号ＣＬＫにより動作されるよ
うにｍビットのディジタルデータ入力バスＤと出力バス
Ｑにそれぞれラッチ回路７０１〜７０８を並列接続され
るようにする。図９を参照すれば、前記ラッチ回路は一
つのＮＭＯＳトランジスタＱ３と、前記ＮＭＯＳトラン
ジスタＱ３のソースに接続された並列接続されたＣＭＯ
ＳインバーターＩＮ１２、ＩＮ１３と、そして前記ＣＭ
ＯＳインバーターＩＮ１２、ＩＮ１３に直列接続された
ＣＭＯＳインバーターＩＮ１４で構成されたラッチセル
よりなる。
交代乗算器４０の出力を入力し第１システムクロックＳ
ＣＬＫ１と第２プライマリークロックＰＣＬＫ２をアン
ドゲート２１で論理積したクロック信号により乗算デー
タをラッチする第１ラッチ２５と、前記二係数交代乗算
器４０の出力を入力し第２システムクロックＳＣＬＫ２
と第２プライマリークロックＰＣＬＫ２をアンドゲート
２３で論理積したクロック信号により乗算データをラッ
チする第２ラッチ２６と、前記第１ラッチ２５の出力を
第１及び第２システムクロックＳＣＬＫ１、ＳＣＬＫ２
に同期させる第３Ｄフリップフロップ１６と、前記第２
ラッチ２６の出力を第１システムクロックＳＣＬＫ１に
同期させる第３ラッチ２７を具備して前記二係数交代乗
算器４０の出力を出力バス上にそれぞれ出力する。又、
図７を参照すれば、前記ｍビットのラッチ回路２５、２
６、２７は二係数交代乗算器４０の第３Ｄフリップフロ
ップ１５を通じて遅延出力されたｍビットのディジタル
データを一つのクロック信号ＣＬＫにより動作されるよ
うにｍビットのディジタルデータ入力バスＤと出力バス
Ｑにそれぞれラッチ回路７０１〜７０８を並列接続され
るようにする。図９を参照すれば、前記ラッチ回路は一
つのＮＭＯＳトランジスタＱ３と、前記ＮＭＯＳトラン
ジスタＱ３のソースに接続された並列接続されたＣＭＯ
ＳインバーターＩＮ１２、ＩＮ１３と、そして前記ＣＭ
ＯＳインバーターＩＮ１２、ＩＮ１３に直列接続された
ＣＭＯＳインバーターＩＮ１４で構成されたラッチセル
よりなる。
【００１８】前記のように構成された図３のディジタル
乗算処理回路の動作を図４Ａ〜４Ｎに示したタイミング
図を参照して詳細に説明する。図４Ａ〜４Ｎにおいて、
Ｎ１〜Ｎ８はノードを示し、０、１、２、３、４はシス
テムクロックの周期に同期され順次的に処理される各入
力データ、係数及び乗算結果を区分するための添字であ
る。
乗算処理回路の動作を図４Ａ〜４Ｎに示したタイミング
図を参照して詳細に説明する。図４Ａ〜４Ｎにおいて、
Ｎ１〜Ｎ８はノードを示し、０、１、２、３、４はシス
テムクロックの周期に同期され順次的に処理される各入
力データ、係数及び乗算結果を区分するための添字であ
る。
【００１９】先ず、乗算が要求されるｎビットのディジ
タルデータＡとＢがデータ入力バスに図４Ｅ及び図４Ｆ
のように印加されれば、図４Ｃの第１システムクロック
ＳＣＬＫ１に同期したｎビットのディジタルデータＡと
Ｂが交代にサンプリングされる。そして、図４Ｇのよう
に第１システムクロックの周期に二つのデータＡ、Ｂが
サンプリングされ図３のノードＮ１に出力される。図５
を参照すれば、ｎビットのディジタルデータが論理ゲー
ト５０１〜５０８にそれぞれ入力され第１システムクロ
ックＳＣＬＫ１によりサンプリングされインバーターＩ
Ｎ０〜ＩＮ７を通じて出力される。この際、サンプリン
グされた一例を挙げれば、第１システムクロックＳＣＬ
Ｋ１が“ハイ”レベルで印加される時Ａのデータを出力
し、第１システムクロックＳＣＬＫ１が“ロー”レベル
で印加される時Ｂのデータを出力する。従って、図４Ｇ
のように連続して交代にサンプリングされたディジタル
データが出力される。
タルデータＡとＢがデータ入力バスに図４Ｅ及び図４Ｆ
のように印加されれば、図４Ｃの第１システムクロック
ＳＣＬＫ１に同期したｎビットのディジタルデータＡと
Ｂが交代にサンプリングされる。そして、図４Ｇのよう
に第１システムクロックの周期に二つのデータＡ、Ｂが
サンプリングされ図３のノードＮ１に出力される。図５
を参照すれば、ｎビットのディジタルデータが論理ゲー
ト５０１〜５０８にそれぞれ入力され第１システムクロ
ックＳＣＬＫ１によりサンプリングされインバーターＩ
Ｎ０〜ＩＮ７を通じて出力される。この際、サンプリン
グされた一例を挙げれば、第１システムクロックＳＣＬ
Ｋ１が“ハイ”レベルで印加される時Ａのデータを出力
し、第１システムクロックＳＣＬＫ１が“ロー”レベル
で印加される時Ｂのデータを出力する。従って、図４Ｇ
のように連続して交代にサンプリングされたディジタル
データが出力される。
【００２０】ここで、前記第１システムクロックＳＣＬ
Ｋ１と後に説明される第２システムクロックＳＣＬＫ２
は図４Ｃ及び図４Ｄのように二相ノンオーバラップ関係
のクロックである。次に、前記交代にサンプリングされ
たディジタルデータは一旦二係数交代乗算器４０の第１
Ｄフリップフロップ１３に印加され第１及び第２プライ
マリークロックＰＣＬＫ１、ＰＣＬＫ２により所定時間
遅延される。ここで、前記第１及び第２プライマリーク
ロックＰＣＬＫ１、ＰＣＬＫ２は図４Ａ及び図４Ｂの場
合のようにそれぞれ第１及び第２システムクロックＳＣ
ＬＫ１、ＳＣＬＫ２の二倍クロックであり、同様に二相
ノンオーバラップ関係であることを認知すべきである。
次いで、二つの係数入力バスに係数ＫａとＫｂが入力さ
れ交代にサンプリングされ出力された後第２Ｄフリップ
フロップ１４を通じて第１及び第２プライマリークロッ
クＰＣＬＫ１、ＰＣＬＫ２により所定時間遅延される。
Ｋ１と後に説明される第２システムクロックＳＣＬＫ２
は図４Ｃ及び図４Ｄのように二相ノンオーバラップ関係
のクロックである。次に、前記交代にサンプリングされ
たディジタルデータは一旦二係数交代乗算器４０の第１
Ｄフリップフロップ１３に印加され第１及び第２プライ
マリークロックＰＣＬＫ１、ＰＣＬＫ２により所定時間
遅延される。ここで、前記第１及び第２プライマリーク
ロックＰＣＬＫ１、ＰＣＬＫ２は図４Ａ及び図４Ｂの場
合のようにそれぞれ第１及び第２システムクロックＳＣ
ＬＫ１、ＳＣＬＫ２の二倍クロックであり、同様に二相
ノンオーバラップ関係であることを認知すべきである。
次いで、二つの係数入力バスに係数ＫａとＫｂが入力さ
れ交代にサンプリングされ出力された後第２Ｄフリップ
フロップ１４を通じて第１及び第２プライマリークロッ
クＰＣＬＫ１、ＰＣＬＫ２により所定時間遅延される。
【００２１】このような遅延されたｎビットのディジタ
ルデータＡとＢ及びｎビットの係数ＫａとＫｂはｎ×ｎ
並列乗算器１７でそれぞれ交代に乗算処理される。この
ような乗算処理過程は図１０に示した通りバスＡ（０〜
７）とバスＢ（０〜７）にそれぞれ交代にサンプリング
されたディジタルデータが入力され１６個の和出力バス
（Ｓ０〜Ｓ１５）を通じて出力される。
ルデータＡとＢ及びｎビットの係数ＫａとＫｂはｎ×ｎ
並列乗算器１７でそれぞれ交代に乗算処理される。この
ような乗算処理過程は図１０に示した通りバスＡ（０〜
７）とバスＢ（０〜７）にそれぞれ交代にサンプリング
されたディジタルデータが入力され１６個の和出力バス
（Ｓ０〜Ｓ１５）を通じて出力される。
【００２２】この際、前記ｎ×ｎ並列乗算器１７のそれ
ぞれのフルアダーセルは図１１Ａ、図１１Ｂ及び図１２
に示した通りである。図１２はセルの構成素子中排他的
論理和ゲートＥＸ１、ＥＸ２に対する詳細な回路図であ
り、排他的論理和ゲートＥＸ１、ＥＸ２はＡとＢ端子か
ら入力される信号が相異なるレベルの時のみ“ハイ”レ
ベルを出力し、互いに同一のレベルの時は“ロー”レベ
ルをそれぞれ出力する。
ぞれのフルアダーセルは図１１Ａ、図１１Ｂ及び図１２
に示した通りである。図１２はセルの構成素子中排他的
論理和ゲートＥＸ１、ＥＸ２に対する詳細な回路図であ
り、排他的論理和ゲートＥＸ１、ＥＸ２はＡとＢ端子か
ら入力される信号が相異なるレベルの時のみ“ハイ”レ
ベルを出力し、互いに同一のレベルの時は“ロー”レベ
ルをそれぞれ出力する。
【００２３】従って、ｎ×ｎ並列乗算器１７で乗算処理
されたｍビットの乗算データは第１及び第２プライマリ
ークロックＰＣＬＫ１、ＰＣＬＫ２により第３Ｄフリッ
プフロップ１５により遅延された後、図４Ｈのようなタ
イミングによりノードＮ２に出力する。又、前記ノード
Ｎ２から出力されたデータはデータ復元器５０の第１ラ
ッチ２５及び第２ラッチ２６にそれぞれ印加される。こ
こで、前記第１ラッチ２５に印加されるクロックは第１
システムクロックＳＣＬＫ１と第２プライマリークロッ
クＰＣＬＫ２を論理和したクロックであり、図４Ｉに示
したような波形でノードＮ３に現れる。このように第１
ラッチ２５に入力されるクロックは乗算データＫａ×Ａ
のみがラッチできるタイミングを有している。
されたｍビットの乗算データは第１及び第２プライマリ
ークロックＰＣＬＫ１、ＰＣＬＫ２により第３Ｄフリッ
プフロップ１５により遅延された後、図４Ｈのようなタ
イミングによりノードＮ２に出力する。又、前記ノード
Ｎ２から出力されたデータはデータ復元器５０の第１ラ
ッチ２５及び第２ラッチ２６にそれぞれ印加される。こ
こで、前記第１ラッチ２５に印加されるクロックは第１
システムクロックＳＣＬＫ１と第２プライマリークロッ
クＰＣＬＫ２を論理和したクロックであり、図４Ｉに示
したような波形でノードＮ３に現れる。このように第１
ラッチ２５に入力されるクロックは乗算データＫａ×Ａ
のみがラッチできるタイミングを有している。
【００２４】又、前記第２ラッチ２６に印加されるクロ
ックＣＬＫは第２システムクロックＳＣＬＫ２と第２プ
ライマリークロックＰＣＬＫ２を論理積したクロックで
あり、図４Ｊに示したような波形で現れる。このように
ノードＮ４から第２ラッチ２６に入力されるクロックは
乗算データＫｂ×Ｂのみがラッチできるようなタイミン
グを有している。この際、前記第１ラッチ２５及び第２
ラッチ２６にそれぞれ印加されるクロックＣＬＫは図６
乃至図９に印加されるクロックＣＬＫと同一であり、入
力バスＤに印加される乗算されたデータはｍビットラッ
チ７０１〜７０８を通じて出力バスＱに出力される。従
って、第１ラッチ２５にラッチされたデータは図４Ｋに
示したように図４ＩのノードＮ３のクロックによりラッ
チされた乗算データとしてノードＮ５に現れ、第２ラッ
チ２６にラッチされたデータは図４Ｌに示したように図
４ＪのノードＮ４のクロックによりラッチされた乗算デ
ータとしてノードＮ６に現れる。
ックＣＬＫは第２システムクロックＳＣＬＫ２と第２プ
ライマリークロックＰＣＬＫ２を論理積したクロックで
あり、図４Ｊに示したような波形で現れる。このように
ノードＮ４から第２ラッチ２６に入力されるクロックは
乗算データＫｂ×Ｂのみがラッチできるようなタイミン
グを有している。この際、前記第１ラッチ２５及び第２
ラッチ２６にそれぞれ印加されるクロックＣＬＫは図６
乃至図９に印加されるクロックＣＬＫと同一であり、入
力バスＤに印加される乗算されたデータはｍビットラッ
チ７０１〜７０８を通じて出力バスＱに出力される。従
って、第１ラッチ２５にラッチされたデータは図４Ｋに
示したように図４ＩのノードＮ３のクロックによりラッ
チされた乗算データとしてノードＮ５に現れ、第２ラッ
チ２６にラッチされたデータは図４Ｌに示したように図
４ＪのノードＮ４のクロックによりラッチされた乗算デ
ータとしてノードＮ６に現れる。
【００２５】又、前記ノードＮ５とノードＮ６の出力は
第１及び第２システムクロックＳＣＬＫ１、ＳＣＬＫ２
により同期させるべきである。先ず、ノードＮ５の出力
は第１及び第２システムクロックＳＣＬＫ１、ＳＣＬＫ
２により第３Ｄフリップフロップ１６で遅延され図４Ｍ
のようにノードＮ７に出力される。従って、データ復元
器５０の出力バスを通じて復元されたｍビットのＫａ×
Ａディジタルデータが得られる。次のノードＮ６の出力
は第１システムクロックＳＣＬＫ１により第３ラッチ２
７でラッチされ図４ＮのようにノードＮ８に出力され
る。従って、データ復元器５０の出力バスを通じて復元
されたｍビットのＫｂ×Ｂのディジタルデータが得られ
る。
第１及び第２システムクロックＳＣＬＫ１、ＳＣＬＫ２
により同期させるべきである。先ず、ノードＮ５の出力
は第１及び第２システムクロックＳＣＬＫ１、ＳＣＬＫ
２により第３Ｄフリップフロップ１６で遅延され図４Ｍ
のようにノードＮ７に出力される。従って、データ復元
器５０の出力バスを通じて復元されたｍビットのＫａ×
Ａディジタルデータが得られる。次のノードＮ６の出力
は第１システムクロックＳＣＬＫ１により第３ラッチ２
７でラッチされ図４ＮのようにノードＮ８に出力され
る。従って、データ復元器５０の出力バスを通じて復元
されたｍビットのＫｂ×Ｂのディジタルデータが得られ
る。
【００２６】
【効果】以上のように本発明によるディジタルデータ乗
算処理回路を利用すれば、二つの８ビットデータ入力を
二つの乗算器でそれぞれ係数と乗算する従来の方法に比
べ一つの乗算器を使用してディジタルデータを乗算処理
すれば良いので、乗算処理回路設計の際約９０２個のＮ
ＭＯＳトランジスタと９９０個のＰＭＯＳトランジスタ
が減らせる効果がある。又、前述したようなディジタル
データ乗算処理回路はハードウェアを減らし低電力及び
ローコスト化が可能であってカムコーダー、ＶＣＲ、Ｔ
Ｖ及びオーディオ製品に有用に適用され得る。従って、
本発明によるディジタルデータ乗算処理回路は乗算を必
要とするディジタル信号処理器ＤＳＰに全て適用される
ことができ、本実施例に限らず様々な変形が可能である
ことは明らかである。
算処理回路を利用すれば、二つの８ビットデータ入力を
二つの乗算器でそれぞれ係数と乗算する従来の方法に比
べ一つの乗算器を使用してディジタルデータを乗算処理
すれば良いので、乗算処理回路設計の際約９０２個のＮ
ＭＯＳトランジスタと９９０個のＰＭＯＳトランジスタ
が減らせる効果がある。又、前述したようなディジタル
データ乗算処理回路はハードウェアを減らし低電力及び
ローコスト化が可能であってカムコーダー、ＶＣＲ、Ｔ
Ｖ及びオーディオ製品に有用に適用され得る。従って、
本発明によるディジタルデータ乗算処理回路は乗算を必
要とするディジタル信号処理器ＤＳＰに全て適用される
ことができ、本実施例に限らず様々な変形が可能である
ことは明らかである。
【図１】 通常のディジタルデータ乗算処理器の一例を
示したブロック図である。
示したブロック図である。
【図２】 本発明のディジタルデータ乗算処理回路の一
実施例を概略的に示した構成図である。
実施例を概略的に示した構成図である。
【図３】 図２に示したディジタルデータ乗算処理回路
の一実施例を示したブロック図である。
の一実施例を示したブロック図である。
【図４】 図３の乗算処理回路の各ブロックでの入出力
信号の特徴を示したタイミング図である。
信号の特徴を示したタイミング図である。
【図５】 図３の回路のマルチプレクサーを詳細に示し
た回路図である。
た回路図である。
【図６】 図３の回路のＤフリップフロップを詳細に示
した回路図である。
した回路図である。
【図７】 図３の回路のラッチを詳細に示した回路図で
ある。
ある。
【図８】 図６に示した単位Ｄフリップフロップの詳細
な回路図である。
な回路図である。
【図９】 図７に示した単位ラッチの詳細な回路図であ
る。
る。
【図１０】 図３の乗算処理回路のｎ×ｎ並列乗算器の
構成図である。
構成図である。
【図１１】 Ａは図１０の並列乗算器の単位フルアダー
を示した抽出図、Ｂは図１１Ａのフルアダーを示した詳
細な回路図である。
を示した抽出図、Ｂは図１１Ａのフルアダーを示した詳
細な回路図である。
【図１２】 図１１Ｂの排他的論理和回路の詳細な回路
図である。
図である。
３０ 二倍クロック交代サンプラー
４０ 二係数交代乗算器
５０ データ復元器
Claims (7)
- 【請求項１】 複数のデータ入力バスに印加される複数
のディジタルデータと係数を入力し乗算した後乗算され
たディジタルデータを出力するディジタルデータ乗算処
理回路において、 複数の入力バスから印加されるディジタルデータを第１
システムクロックにより交代にサンプリングする二倍ク
ロック交代サンプラーと、 前記二倍クロック交代サンプラーによりサンプリングさ
れた各バスのディジタルデータとこのディジタルデータ
に対応した前記係数を第１システムクロックと第１及び
第２プライマリークロックにより交代に乗算処理を遂行
する二係数交代乗算器と、 前記二係数交代乗算器の乗算データを第１及び第２シス
テムクロックと第２プライマリークロックにより入力デ
ータ別に分離し複数の出力バス上に出力するデータ復元
器を具備することを特徴とするディジタルデータ乗算処
理回路。 - 【請求項２】 前記二倍クロック交代サンプラーは第１
マルチプレクサーより構成されることを特徴とする請求
項１記載のディジタルデータ乗算処理回路。 - 【請求項３】 前記マルチプレクサーは前記複数のデー
タ入力バスと第１システムクロック入力ラインにそれぞ
れ接続される多数個の論理ゲートと、前記論理ゲートの
出力ラインに接続された多数個のインバーターを具備
し、一つの出力バス上に直列で交代サンプリングされた
データを出力することを特徴とする請求項２記載のディ
ジタルデータ乗算処理回路。 - 【請求項４】 前記二係数交代乗算器は前記第１システ
ムクロックによりディジタルデータに対応する複数の係
数を入力し交代にサンプリングする第２マルチプレクサ
ーと、前記第２マルチプレクサーを通じて交代にサンプ
リングされた係数と前記二倍クロック交代サンプラーを
通じて交代にサンプリングされたディジタルデータをそ
れぞれ第１及び第２プライマリークロックにより所定期
間遅延させるための第１及び第２Ｄフリップフロップ
と、前記Ｄフリップフロップで遅延された係数及びディ
ジタルデータをそれぞれ交代に乗算処理するためのｎ×
ｎ並列乗算器と、前記ｎ×ｎ並列乗算器で乗算処理され
たディジタルデータを第１及び第２プライマリークロッ
クにより遅延させるための第３Ｄフリップフロップを具
備することを特徴とする請求項１記載のディジタルデー
タ乗算処理回路。 - 【請求項５】 前記ｎ×ｎ並列乗算器はそれぞれ８×８
マトリックス方式で配列されたフルアダーアレーを具備
することを特徴とする請求項４記載のディジタルデータ
乗算処理回路。 - 【請求項６】 前記フルアダーセルはＡラインとＢライ
ンのディジタルデータを入力して論理積出力する第１ア
ンドゲートと、前記第１アンドゲートの論理積出力と和
入力を排他的に論理和して出力する第１排他的オアゲー
トと、前記第１排他的オアゲートの排他的論理和出力と
キャリ入力を排他的に論理和して出力する第２排他的論
理和ゲートと、前記和入力及び第１アンドゲート出力と
キャリ入力及び第１排他的論理和ゲートの出力をそれぞ
れ論理積して出力する第２及び第３アンドゲートと、前
記二つのアンドゲートの出力を否定論理和して出力する
ＮＯＲゲートと、そして前記ＮＯＲゲートの出力を反転
させて出力するためのインバーターより構成されること
を特徴とする請求項５記載のディジタルデータ乗算処理
回路。 - 【請求項７】 前記データ復元器は前記二係数交代乗算
器の出力を入力し第１システムクロックと第２プライマ
リークロックを論理和したクロックによりラッチする第
１ラッチと、前記二係数交代乗算器の出力を入力し第２
システムクロックと第２プライマリークロックを論理積
したクロックによりラッチする第２ラッチと、前記第１
ラッチの出力を第１及び第２システムクロックにより遅
延させる第３Ｄフリップフロップと、前記第２ラッチの
出力を第１システムクロックによりラッチする第３ラッ
チを具備することを特徴とする請求項１記載のディジタ
ルデータ乗算処理回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1993-1940 | 1993-02-12 | ||
| KR1019930001940A KR950004226B1 (ko) | 1993-02-12 | 1993-02-12 | 디지탈 데이타 승산처리회로 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06250825A JPH06250825A (ja) | 1994-09-09 |
| JP3523315B2 true JP3523315B2 (ja) | 2004-04-26 |
Family
ID=19350723
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01686494A Expired - Lifetime JP3523315B2 (ja) | 1993-02-12 | 1994-02-10 | ディジタルデータ乗算処理回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5490101A (ja) |
| JP (1) | JP3523315B2 (ja) |
| KR (1) | KR950004226B1 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100194421B1 (ko) * | 1996-01-29 | 1999-06-15 | 윤종용 | 광섬유증폭기 |
| KR100255868B1 (ko) * | 1997-06-28 | 2000-05-01 | 김영환 | 2의 보수 복소수 곱셈기 |
| US6760153B2 (en) * | 2001-11-26 | 2004-07-06 | Nortel Networks Limited | Optical component with signal amplification |
| US20050262278A1 (en) * | 2004-05-20 | 2005-11-24 | Schmidt Dominik J | Integrated circuit with a plurality of host processor family types |
| JP5275398B2 (ja) * | 2011-03-28 | 2013-08-28 | 株式会社東芝 | リードソロモン復号器及び受信装置 |
| US20230015148A1 (en) * | 2021-07-16 | 2023-01-19 | Google Llc | Multiplier and Adder in Systolic Array |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4796216A (en) * | 1984-08-31 | 1989-01-03 | Texas Instruments Incorporated | Linear predictive coding technique with one multiplication step per stage |
| JPH0834406B2 (ja) * | 1990-06-28 | 1996-03-29 | 株式会社東芝 | 入力加重形トランスバーサルフィルタ |
| US5262975A (en) * | 1991-02-12 | 1993-11-16 | Sony Corporation | Serial input multiplier apparatus |
-
1993
- 1993-02-12 KR KR1019930001940A patent/KR950004226B1/ko not_active IP Right Cessation
-
1994
- 1994-02-10 JP JP01686494A patent/JP3523315B2/ja not_active Expired - Lifetime
- 1994-02-14 US US08/195,007 patent/US5490101A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06250825A (ja) | 1994-09-09 |
| US5490101A (en) | 1996-02-06 |
| KR950004226B1 (ko) | 1995-04-27 |
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