JP3523315B2 - ディジタルデータ乗算処理回路 - Google Patents
ディジタルデータ乗算処理回路Info
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- JP3523315B2 JP3523315B2 JP01686494A JP1686494A JP3523315B2 JP 3523315 B2 JP3523315 B2 JP 3523315B2 JP 01686494 A JP01686494 A JP 01686494A JP 1686494 A JP1686494 A JP 1686494A JP 3523315 B2 JP3523315 B2 JP 3523315B2
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Description
理回路に係り、特に複数のバスに入力されるディジタル
データを時分割し交代に一つの乗算器上で乗算処理を遂
行した後複数のバス上に分離することによりチップサイ
ズを減らしたディジタルデータ乗算処理回路に関する。
(Very Large Scale Integrated Circuit )技術とコン
ピューター技術の発展に負って急速に発展した。このよ
うな技術の発展で従来のアナログ方式の信号処理技術が
ディジタル方式に代替され大型コンピューターの信号処
理も今は単一チップで解決できるようになった。それ
に、コンパクトディスクの需要拡大とHDTVの常用化
趨勢に応えてDSP技術の持続的な発展が予想されてい
る。
タルデータ処理に必要な複数の機能を単一チップに内蔵
して集積化することにより、システムの小型化、低消費
電力化及びローコスト化に大いに貢献し、これを更に向
上させるための研究が続けられている。このような研究
課題の一つとして本発明は通常DSPに多く用いられる
乗算器を改善しこれを具現するための素子の数を減らし
たハードウェア節減型ディジタルデータ乗算処理回路を
実現しようとする。
の一実施例を示したブロック図である。図1において、
従来のディジタルデータ乗算処理器10はnビットのデ
ィジタルデータAとnビットのディジタル係数Kaを乗
算するn×n乗算器A12と、nビットのディジタルデ
ータBとnビットのディジタル係数Kbを乗算するn×
n乗算器B14を具備し二つのデータバスと二つの係数
バスに入力されるデータをそれぞれ乗算して出力した。
図1において、n×n乗算器A12はnビットのディジ
タルデータAとnビットのディジタル係数Kaを乗算し
mビットの乗算結果Ka×Aを出力し、n×n乗算器B
14はnビットのディジタルデータBとnビットのディ
ジタル係数Kaを乗算しmビットの乗算結果Ka×Bを
出力した。ところが、前記のようなn×n乗算器12、
14を具現するためには多数のゲートを使用すべきなの
で単一チップで具現の際多くの面積を占めた。特に、乗
算器を使用するディジタル信号処理器を単一チップで具
現しようとする場合、ビット数が増加するにつれチップ
で占める面積が大きくなりコスト及び消費電力を増加さ
せ信頼度を低下させた。
バスに入力されるデータに他バスに入力される係数を乗
算する場合、入力データバスに該当するだけの乗算器が
それぞれ必要だったので、これを単一チップで具現する
時チップ面積を多く占めてコストと消費電力を増加させ
信頼度を低下させる問題点があった。
ような問題点を解決するために複数の入力バスに入力さ
れるnビットのディジタルデータをシステムクロックに
より時分割し乗算器を共有することにより乗算器の数を
減らしチップサイズが縮められるディジタルデータ乗算
処理回路を提供することである。
するために本発明の回路は複数のデータ入力バスに印加
される複数のディジタルデータと係数をそれぞれ乗算し
た後乗算されたディジタルデータを出力するディジタル
データ乗算処理回路において、複数の入力バスから印加
されるディジタルデータを第1システムクロックにより
相互交代にサンプリングする二倍クロック交代サンプラ
ーと、前記二倍クロック交代サンプラーによりサンプリ
ングされた各バスのディジタルデータとこのディジタル
データに対応した係数を第1システムクロックと第1及
び第2プライマリークロックにより交代に乗算処理を遂
行する二係数交代乗算器と、前記二係数交代乗算器の乗
算データを第1及び第2システムクロックと第2プライ
マリークロックによりディジタルデータ別に分離し複数
の出力バス上に出力するデータ復元器を具備することを
特徴とする。
とにより必要な乗算器を減らしチップ面積を減少させ
る。
説明する。
処理回路を概略的に示したブロック図であり、二倍クロ
ック交代サンプラー30と二係数交代乗算器40とデー
タ復元器50を具備する。図2において、二倍クロック
交代サンプラー30は第1入力バス1に入力されるnビ
ットのディジタルデータAと第2入力バス2に入力され
るnビットのディジタルデータBを第1システムクロッ
クSCLK1によりサンプリングして一つのnビットバ
ス上に出力する。
ック交代サンプラー30によりサンプリングされた各バ
スのディジタルデータとこのディジタルデータに対応し
た係数を第1システムクロックSCLK1と第1及び第
2プライマリークロックPCLK1、PCLK2により
交代に乗算処理を遂行する。即ち、nビットのディジタ
ルデータAはnビットの係数Kaと乗算されmビットの
乗算データKa×Aとなり、nビットのディジタルデー
タBはnビットの係数Kbと乗算されmビットの乗算デ
ータKb×Bとなる。
にマルチプレクシングされ入力される前記二係数交代乗
算器40の乗算データを第1及び第2システムクロック
SCLK1、SCLK2と第2プライマリークロックP
CLK2によりそれぞれ分離し第1出力バス5上に前記
mビットの乗算データKa×Aを出力し、第2出力バス
6上に前記mビットの乗算データKb×Bを出力する。
本発明に用いられるシステムクロックは二相方式であり
第1システムクロックSCLK1と第2システムクロッ
クSCLK及び第1プライマリークロックPCLK1と
第2プライマリークロックPCLK2はそれぞれノンオ
ーバラップの関係を有する。
具現する一例を示した回路図である。図3において、二
倍クロック交代サンプラー30は第1マルチプレクサー
11で構成され第1システムクロックSCLK1により
nビットの入力データAとnビットの入力データBをサ
ンプリングして出力する。図5はn(以下本発明の実施
例でn=8である)ビットの第1マルチプレクサー11
を具現した具体回路図であり、入力バスA(ビット0〜
7)とB(ビット0〜7)上にそれぞれ入力されるディ
ジタルデータを第1システムクロックSCLK1により
サンプリングして出力バスZ(ビット0〜7)上に出力
する。即ち、前記第1マルチプレクサー11は二つのデ
ィジタルデータ入力バスA及びBと第1システムクロッ
クSCLK1入力ラインにそれぞれ並列で接続される多
数個の論理ゲート501〜508、前記論理ゲート50
1〜508の出力ラインに接続された多数個のインバー
ターIN0〜IN7より構成される。又、前記多数個の
論理ゲート501〜508の一側端子に印加される第1
システムクロックSCLK1はインバーターIN8、I
N9を通じて相異なるレベルに印加される。従って、第
1マルチプレクサー11は一つの出力バスZ上に交代サ
ンプリングされたデータが出力できる。
0は第1システムクロックSCLK1によりディジタル
データに対応する複数個のnビットの係数Ka及びKb
を入力し交代にサンプリングする第2マルチプレクサー
12と、前記第2マルチプレクサー12を通じて交代に
サンプリングされた係数と、第1マルチプレクサー11
を通じて交代にサンプリングされたディジタルデータを
それぞれ第1及び第2プライマリークロックPCLK
1、PCLK2により所定時間遅延させるための第1乃
至第2Dフリップフロップ13、14と、前記Dフリッ
プフロップで遅延された係数及びディジタルデータをそ
れぞれ交代に乗算処理するためのn×n並列乗算器17
と、前記n×n並列乗算器17で乗算処理されたmビッ
トのディジタルデータを第1及び第2プライマリークロ
ックPCLK1、PCLK2により再び遅延させるため
の第3Dフリップフロップ15を具備している。ここ
で、図6を参照すれば、第1、第2及び第3Dフリップ
フロップ13、14、15はnビットのディジタルデー
タが二つのクロック信号CLK1、CLK2により動作
されるようにnビットのディジタルデータ入力バスD
(0〜7)と出力バスQ(0〜7)にDフリップフロッ
プ素子601〜608で並列接続されている。この際、
図8を参照すれば、前記Dフリップフロップの個別素子
は二つのNMOSトランジスタQ1、Q2と二つのイン
バーターIN10、IN11が直列で接続される。又、
図10を参照すれば、n×n並列乗算器17はそれぞれ
8個のラインで構成されたバスA及びバスBのディジタ
ルデータ入力バスを有する。又、前記乗算器はn個のキ
ャリ入力Ciライン、キャリ出力Coラインと和入力ラ
インSiと16個の出力ラインSoを有するように8×
8マトリックス方式で配列されたフルアダーアレーより
構成されている。
ば前記並列乗算器を構成するフルアダーセルAnBnは
該当するビットのデータA、Bとキャリ入力Ci及び和
入力Siを加算し和出力Soとキャリ出力Coを発生す
る。このようなフルアダーセルはAバスとBバスのディ
ジタルデータを入力し論理積出力する第1アンドゲート
AD17と、前記アンドゲートAD17の論理積出力と
和入力Siを排他的に論理和して出力する第1排他的オ
アゲートEX1と、前記第1排他的オアゲートEX1の
排他的論理和出力とキャリ入力Ciを排他的に論理和し
て出力する第2排他的論理和ゲートEX2と、前記和入
力Si及び第1アンドゲートAD17出力とキャリ入力
Ci及び排他的論理和ゲートEX1の出力をそれぞれ論
理積して出力する第2及び第3アンドゲートAD18、
AD19と、前記二つのアンドゲートAD18、AD1
9の出力を否定論理和して出力するNORゲートNOR
9と、そして前記NORゲートNOR9の否定論理和出
力を反転させ出力するためのインバーターIN15より
構成される。更に図12を参照すれば、前記排他的論理
和ゲートEX1、EX2は二つの入力バスA、Bに接続
された一対のPMOSトランジスタQ6、Q7及びNM
OSトランジスタQ4、Q5と、前記一対のPMOS及
びNMOSトランジスタの中間ノード点に接続された第
1インバーターIN17と、そして前記一つのPMOS
トランジスタQ6のドレイン及びNMOSトランジスタ
Q4のソースに接続された第2インバーターIN16よ
り構成される。従って、二係数交代乗算器40は二倍ク
ロック交代サンプラー30の第1マルチプレクサー11
を通じて交代サンプリングされたディジタルデータを二
係数により交代に乗算して出力する。
器40の最終Dフリップフロップ15で遅延されたmビ
ットの乗算データKa×A及びmビットの乗算データK
b×Bを入力しそれぞれシステムクロックに同期させて
出力する。
交代乗算器40の出力を入力し第1システムクロックS
CLK1と第2プライマリークロックPCLK2をアン
ドゲート21で論理積したクロック信号により乗算デー
タをラッチする第1ラッチ25と、前記二係数交代乗算
器40の出力を入力し第2システムクロックSCLK2
と第2プライマリークロックPCLK2をアンドゲート
23で論理積したクロック信号により乗算データをラッ
チする第2ラッチ26と、前記第1ラッチ25の出力を
第1及び第2システムクロックSCLK1、SCLK2
に同期させる第3Dフリップフロップ16と、前記第2
ラッチ26の出力を第1システムクロックSCLK1に
同期させる第3ラッチ27を具備して前記二係数交代乗
算器40の出力を出力バス上にそれぞれ出力する。又、
図7を参照すれば、前記mビットのラッチ回路25、2
6、27は二係数交代乗算器40の第3Dフリップフロ
ップ15を通じて遅延出力されたmビットのディジタル
データを一つのクロック信号CLKにより動作されるよ
うにmビットのディジタルデータ入力バスDと出力バス
Qにそれぞれラッチ回路701〜708を並列接続され
るようにする。図9を参照すれば、前記ラッチ回路は一
つのNMOSトランジスタQ3と、前記NMOSトラン
ジスタQ3のソースに接続された並列接続されたCMO
SインバーターIN12、IN13と、そして前記CM
OSインバーターIN12、IN13に直列接続された
CMOSインバーターIN14で構成されたラッチセル
よりなる。
乗算処理回路の動作を図4A〜4Nに示したタイミング
図を参照して詳細に説明する。図4A〜4Nにおいて、
N1〜N8はノードを示し、0、1、2、3、4はシス
テムクロックの周期に同期され順次的に処理される各入
力データ、係数及び乗算結果を区分するための添字であ
る。
タルデータAとBがデータ入力バスに図4E及び図4F
のように印加されれば、図4Cの第1システムクロック
SCLK1に同期したnビットのディジタルデータAと
Bが交代にサンプリングされる。そして、図4Gのよう
に第1システムクロックの周期に二つのデータA、Bが
サンプリングされ図3のノードN1に出力される。図5
を参照すれば、nビットのディジタルデータが論理ゲー
ト501〜508にそれぞれ入力され第1システムクロ
ックSCLK1によりサンプリングされインバーターI
N0〜IN7を通じて出力される。この際、サンプリン
グされた一例を挙げれば、第1システムクロックSCL
K1が“ハイ”レベルで印加される時Aのデータを出力
し、第1システムクロックSCLK1が“ロー”レベル
で印加される時Bのデータを出力する。従って、図4G
のように連続して交代にサンプリングされたディジタル
データが出力される。
K1と後に説明される第2システムクロックSCLK2
は図4C及び図4Dのように二相ノンオーバラップ関係
のクロックである。次に、前記交代にサンプリングされ
たディジタルデータは一旦二係数交代乗算器40の第1
Dフリップフロップ13に印加され第1及び第2プライ
マリークロックPCLK1、PCLK2により所定時間
遅延される。ここで、前記第1及び第2プライマリーク
ロックPCLK1、PCLK2は図4A及び図4Bの場
合のようにそれぞれ第1及び第2システムクロックSC
LK1、SCLK2の二倍クロックであり、同様に二相
ノンオーバラップ関係であることを認知すべきである。
次いで、二つの係数入力バスに係数KaとKbが入力さ
れ交代にサンプリングされ出力された後第2Dフリップ
フロップ14を通じて第1及び第2プライマリークロッ
クPCLK1、PCLK2により所定時間遅延される。
ルデータAとB及びnビットの係数KaとKbはn×n
並列乗算器17でそれぞれ交代に乗算処理される。この
ような乗算処理過程は図10に示した通りバスA(0〜
7)とバスB(0〜7)にそれぞれ交代にサンプリング
されたディジタルデータが入力され16個の和出力バス
(S0〜S15)を通じて出力される。
ぞれのフルアダーセルは図11A、図11B及び図12
に示した通りである。図12はセルの構成素子中排他的
論理和ゲートEX1、EX2に対する詳細な回路図であ
り、排他的論理和ゲートEX1、EX2はAとB端子か
ら入力される信号が相異なるレベルの時のみ“ハイ”レ
ベルを出力し、互いに同一のレベルの時は“ロー”レベ
ルをそれぞれ出力する。
されたmビットの乗算データは第1及び第2プライマリ
ークロックPCLK1、PCLK2により第3Dフリッ
プフロップ15により遅延された後、図4Hのようなタ
イミングによりノードN2に出力する。又、前記ノード
N2から出力されたデータはデータ復元器50の第1ラ
ッチ25及び第2ラッチ26にそれぞれ印加される。こ
こで、前記第1ラッチ25に印加されるクロックは第1
システムクロックSCLK1と第2プライマリークロッ
クPCLK2を論理和したクロックであり、図4Iに示
したような波形でノードN3に現れる。このように第1
ラッチ25に入力されるクロックは乗算データKa×A
のみがラッチできるタイミングを有している。
ックCLKは第2システムクロックSCLK2と第2プ
ライマリークロックPCLK2を論理積したクロックで
あり、図4Jに示したような波形で現れる。このように
ノードN4から第2ラッチ26に入力されるクロックは
乗算データKb×Bのみがラッチできるようなタイミン
グを有している。この際、前記第1ラッチ25及び第2
ラッチ26にそれぞれ印加されるクロックCLKは図6
乃至図9に印加されるクロックCLKと同一であり、入
力バスDに印加される乗算されたデータはmビットラッ
チ701〜708を通じて出力バスQに出力される。従
って、第1ラッチ25にラッチされたデータは図4Kに
示したように図4IのノードN3のクロックによりラッ
チされた乗算データとしてノードN5に現れ、第2ラッ
チ26にラッチされたデータは図4Lに示したように図
4JのノードN4のクロックによりラッチされた乗算デ
ータとしてノードN6に現れる。
第1及び第2システムクロックSCLK1、SCLK2
により同期させるべきである。先ず、ノードN5の出力
は第1及び第2システムクロックSCLK1、SCLK
2により第3Dフリップフロップ16で遅延され図4M
のようにノードN7に出力される。従って、データ復元
器50の出力バスを通じて復元されたmビットのKa×
Aディジタルデータが得られる。次のノードN6の出力
は第1システムクロックSCLK1により第3ラッチ2
7でラッチされ図4NのようにノードN8に出力され
る。従って、データ復元器50の出力バスを通じて復元
されたmビットのKb×Bのディジタルデータが得られ
る。
算処理回路を利用すれば、二つの8ビットデータ入力を
二つの乗算器でそれぞれ係数と乗算する従来の方法に比
べ一つの乗算器を使用してディジタルデータを乗算処理
すれば良いので、乗算処理回路設計の際約902個のN
MOSトランジスタと990個のPMOSトランジスタ
が減らせる効果がある。又、前述したようなディジタル
データ乗算処理回路はハードウェアを減らし低電力及び
ローコスト化が可能であってカムコーダー、VCR、T
V及びオーディオ製品に有用に適用され得る。従って、
本発明によるディジタルデータ乗算処理回路は乗算を必
要とするディジタル信号処理器DSPに全て適用される
ことができ、本実施例に限らず様々な変形が可能である
ことは明らかである。
示したブロック図である。
実施例を概略的に示した構成図である。
の一実施例を示したブロック図である。
信号の特徴を示したタイミング図である。
た回路図である。
した回路図である。
ある。
な回路図である。
る。
構成図である。
を示した抽出図、Bは図11Aのフルアダーを示した詳
細な回路図である。
図である。
Claims (7)
- 【請求項1】 複数のデータ入力バスに印加される複数
のディジタルデータと係数を入力し乗算した後乗算され
たディジタルデータを出力するディジタルデータ乗算処
理回路において、 複数の入力バスから印加されるディジタルデータを第1
システムクロックにより交代にサンプリングする二倍ク
ロック交代サンプラーと、 前記二倍クロック交代サンプラーによりサンプリングさ
れた各バスのディジタルデータとこのディジタルデータ
に対応した前記係数を第1システムクロックと第1及び
第2プライマリークロックにより交代に乗算処理を遂行
する二係数交代乗算器と、 前記二係数交代乗算器の乗算データを第1及び第2シス
テムクロックと第2プライマリークロックにより入力デ
ータ別に分離し複数の出力バス上に出力するデータ復元
器を具備することを特徴とするディジタルデータ乗算処
理回路。 - 【請求項2】 前記二倍クロック交代サンプラーは第1
マルチプレクサーより構成されることを特徴とする請求
項1記載のディジタルデータ乗算処理回路。 - 【請求項3】 前記マルチプレクサーは前記複数のデー
タ入力バスと第1システムクロック入力ラインにそれぞ
れ接続される多数個の論理ゲートと、前記論理ゲートの
出力ラインに接続された多数個のインバーターを具備
し、一つの出力バス上に直列で交代サンプリングされた
データを出力することを特徴とする請求項2記載のディ
ジタルデータ乗算処理回路。 - 【請求項4】 前記二係数交代乗算器は前記第1システ
ムクロックによりディジタルデータに対応する複数の係
数を入力し交代にサンプリングする第2マルチプレクサ
ーと、前記第2マルチプレクサーを通じて交代にサンプ
リングされた係数と前記二倍クロック交代サンプラーを
通じて交代にサンプリングされたディジタルデータをそ
れぞれ第1及び第2プライマリークロックにより所定期
間遅延させるための第1及び第2Dフリップフロップ
と、前記Dフリップフロップで遅延された係数及びディ
ジタルデータをそれぞれ交代に乗算処理するためのn×
n並列乗算器と、前記n×n並列乗算器で乗算処理され
たディジタルデータを第1及び第2プライマリークロッ
クにより遅延させるための第3Dフリップフロップを具
備することを特徴とする請求項1記載のディジタルデー
タ乗算処理回路。 - 【請求項5】 前記n×n並列乗算器はそれぞれ8×8
マトリックス方式で配列されたフルアダーアレーを具備
することを特徴とする請求項4記載のディジタルデータ
乗算処理回路。 - 【請求項6】 前記フルアダーセルはAラインとBライ
ンのディジタルデータを入力して論理積出力する第1ア
ンドゲートと、前記第1アンドゲートの論理積出力と和
入力を排他的に論理和して出力する第1排他的オアゲー
トと、前記第1排他的オアゲートの排他的論理和出力と
キャリ入力を排他的に論理和して出力する第2排他的論
理和ゲートと、前記和入力及び第1アンドゲート出力と
キャリ入力及び第1排他的論理和ゲートの出力をそれぞ
れ論理積して出力する第2及び第3アンドゲートと、前
記二つのアンドゲートの出力を否定論理和して出力する
NORゲートと、そして前記NORゲートの出力を反転
させて出力するためのインバーターより構成されること
を特徴とする請求項5記載のディジタルデータ乗算処理
回路。 - 【請求項7】 前記データ復元器は前記二係数交代乗算
器の出力を入力し第1システムクロックと第2プライマ
リークロックを論理和したクロックによりラッチする第
1ラッチと、前記二係数交代乗算器の出力を入力し第2
システムクロックと第2プライマリークロックを論理積
したクロックによりラッチする第2ラッチと、前記第1
ラッチの出力を第1及び第2システムクロックにより遅
延させる第3Dフリップフロップと、前記第2ラッチの
出力を第1システムクロックによりラッチする第3ラッ
チを具備することを特徴とする請求項1記載のディジタ
ルデータ乗算処理回路。
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1993
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