KR950004226B1 - 디지탈 데이타 승산처리회로 - Google Patents

디지탈 데이타 승산처리회로 Download PDF

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Abstract

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Description

디지탈 데이타 승산처리회로
제1도는 통상적인 디지탈 데이타 승산처리기의 일실시예를 나타내는 블럭도.
제2도는 이 발명에 따른 디지탈 데이타 승산처리회로의 일실시예를 나타내는 개략 구성도.
제3도는 제2도에 따른 디지탈 데이타 승산처리회로의 일실시예를 나타내는 블럭도.
제4도(a)∼(n)는 제3도에 따른 디지탈 데이타 승산처리회로의 각 노드점 파형도.
제5도는 제3도에 따른 구성소자중 멀티플렉서의 내부 상세회로도.
제6도는 제3도에 따른 구성소자중 N비트 D형 플립플롭의 내부 상세회로도.
제7도는 제3도에 따른 구성소자중 N비트 래치의 내부 상세회로도.
제8도는 제6도에 따른 단위 D형 플립플롭의 셀의 구성도.
제9도는 제7도에 따른 단위래치의 셀의 구성도.
제10도는 제3도에 따른 구성소자중 8×8 병렬승산기의 구성도.
제11도는 제10도에 따른 8×8 병렬승산기의 플에더셀의 구성도.
제12도는 제11도에 따른 배타적 논리합 회로의 상세회로도이다.
이 발명은 디지탈 데이타 승산처리회로에 관한 것으로, 더욱 상세하게는 디지탈 신호처리 시스템에 있어서 동일한 시스템클럭에 의해 동기화된 2종류의 디지탈 데이타를 한 라인에 공유하여 접속된 승산기에 인가하여 교대로 승산처리를 수행한 후 원데이타 복원과정을 통하여 디지탈 데이타를 출력하므로써 하드웨어적으로 칩싸이즈를 절감할 수 있는 디지탈 데이타 승산처리회로에 관한 것이다.
디지탈 신호처리기(이하, DSP라 약칭한다)의 기술은 VLSI(Very Large Scale Integrated Circuit) 기술과 디지탈 컴퓨터(Digital Computer) 기술 발전에 힘입어 현재까지 급속한 발전을 해왔다. 이러한 DSP의 등장으로 종래 아날로그 방식의 신호처리기술이 디지탈 방식으로 대체되기 시작하여 대형 컴퓨터의 신호처리도 이제는 단일칩(Single Chip)으로 해결가능하게 되었고, 최근 컴팩트 디스크(Compact Disk)의 수요확대, HDTV 등의 실용화 추세에 따라 DSP 기술도 지속적인 발전이 예상되고 있다. 이와 같은 DSP는 디지탈 데이타 처리기술에 필요한 기능을 원칩에 내장하여 집적화하고 있으므로 시스템의 소형화, 저소비전력화 및 로-코스트화에 지대한 공헌을 하고 있기 때문에 이에 대한 연구가 끊임없이 진행되고 있는 실정이다. 이에대한 연구과제의 하나로 이 발명은 통상적으로 DSP의 특징중에 하나인 승산기를 하드웨어에 내장하고 있기 때문에 하드웨어절감헝 디지탈 데이타 승산처리회로의 구성을 보다 폭넓게 실현하고자 한다.
제1도는 통상적인 디지탈 데이타 승산처리기의 일실시예에 관한 블럭도를 나타내고 있으며, 다수개의 디지탈 데이타를 승산처리하기 위하여 디지탈 데이타 입력라인(A＜￠: n-1＞, Ka＜￠: n-1＞) (B＜￠: rl-1＞, Kb＜￠: n-1＞)에 적어도 하나이상의 승산기(10,20)를 접속하여 디지탈 데이타 승산처리를 수행하는데 그 특징이 있다. 여기서 이 승산기(10,20)는 멀티플렉서를 포함하는 주변회로 구성됨을 인지하여야 한다.
따라서, 디지탈 데이타 A＜￠: n-1＞ 라인에 계수 Ka＜￠: n-1＞를 승산할 경우 A승산기(10)에서 승산을 수행한 후 Ka*A＜￠: m-1＞의 데이타가 출력되며, 디지탈 데이타 B＜￠: n-1＞ 라인에 계수 Kb＜￠: n-1＞를 승산할 경우 B승산기(20)에서 승산을 수행한 후 Kb*B＜￠: m-1＞의 데이타가 각각 출력된다.
이와 같이 2개의 라인의 디지탈 데이타 승산처리를 필요로 하는 경우 각각의 라인에 1개씩의 승산기가 필요하므로 결과적으로 각 라인에 입력되는 디지탈 데이타와 계수와의 승산을 필요로 하는 디지탈 데이타의 수만큼의 승산기가 추가로 필요하다. 이러한 승산기를 DSP의 하드웨어상에 집적시킬 경우 입력되는 디지탈 데이타의 수만큼의 승산기가 추가로 필요하기 때문에 전체적인 칩사이즈가 커지고 단일칩 DSP의 소형화, 저소비전력화 및 로-코스트화에 지대한 영향을 초래한다는 여러가지 문제점 등이 노출되고 있다.
이 발명은 상기한 문제점들을 해결하기 위한 것으로 이 발명의 목적은 디지탈 신호처리기에 있어서 동일한 시스템클럭에 의해 동기화된 2종류의 데이타가 각각의 승산계수에 따른 승산을 필요로 할 경우 2배클럭에 의해 교대로 샘플링된 주파수를 이용하여 각 디지탈 데이타에 대응하는 계수와 승산처리를 실행한 후 원 데이타로 복원시킴으로써 하드웨어적으로 칩싸이즈를 현저하게 줄일 수 있는 두배클럭 교대샘플러를 이용한 디지탈 데이타 승산처리회로를 제공하는데 있다.
이 발명의 다른 목적은 2종류의 목적하는 디지탈 데이타를 승산처리할 경우 2개의 라인의 승산처리를 한개의 승산기만을 공유하도록 승산처리함으로써 하드웨어절감 및 로-코스트화를 실현하는 디지탈 데이타의 승산처리회로를 제공함에 있다.
이와 같은 목적들을 달성하기 위한 이 발명의 특징은 주변회로로부터 적어도 하나이상의 데이타 입력라인으로 인가되는 디지탈 데이타와 승산계수를 인가받아서 각각 승산처리를 수행한후 승산된 디지탈 데이타를 출력하는 디지탈 데이타 승산처리회로에 있어서 ; 상기 디지탈 데이타 승산처리회로는 시분할 원리에 의해 2개의 라인으로 인가되는 디지탈 데이타를 제1멀티플렉서에 인가한 후 일정한 제1시스템클럭에 따라 상호교대로 샘플링하는 두배클럭 교대샘플러와, 상기 두배클럭 교대샘플러에 의해 샘플링된 각 라인의 디지탈 데이타와 디지탈 데이타에 대응되는 승산계수를 제1시스템클럭과 제1 및 제2프로그램 클럭에 따라 교대로 승산처리를 수행하는 두계수 교대승산기와, 상기 두계수 교대승산기를 통하여 각각의 클럭펄스에 동기된 승산데이타를 목적하는 디지탈 데이타로 복원시키는 데이타 복원기를 포함하도록 구성함에 있다.
이하, 이 발명에 따른 디지탈 데이타 승산처리회로의 일실시예를 첨부된 도면에 의거하여 상세히 설명한다.
제2도는 이 발명에 따른 디지탈 데이타 승산처리회로의 개략 구성도를 나타낸 것으로서 먼저, 두배클럭 교대샘플러(30)는 시분할 원리에 의해 2개의 라인 A＜￠: n-1＞와 B＜￠: n-1＞에 디지탈 데이타를 제 1멀티플렉서에 인가한 후 일정한 제1시스템클럭(SCLKl)에 따라 상호 교대로 샘플링한다.
또한 두계수 교대승산기(40)는 상기 두배클럭 교대샘플러(30)에 의해 샘플링된 각 라인의 디지탈 데이타와 이 디지탈 데이타에 대응되는 승산계수 Ka＜￠: n-1＞와 Kb＜￠: n-l＞를 제1시스템클럭(SCLKl)과 제1 및 제2프로그램클럭(PCLKl,PCLK2)에 따라 교대로 승산처리를 수행한다.
또한 데이타 복원기(50)는 상기 두계수 교대승산기(40)를 통하여 각각의 클럭펄스에 동기된 승산데이타를 목적하는 디지탈 데이타로 복원시켜 Ka*A＜￠: m-1＞와 Ka*B＜￠: m-1＞의 디지탈 데이타가 출력된다.
다음, 제3도는 제2도에 따른 내부 상세회로도를 나타내는 것으로서 두배클럭 교대샘플러(30)는 제1멀티플렉서(11)로 구성된다.
제5도를 참조하면, 상기 제l멀티플렉서(11)는 2개의 디지탈 데이타 입력라인 A＜￠: 7＞ 및 B＜￠: 7＞과 제1시스템클럭 입력라인에 각각 병렬로 접속되며, 다수개의 한쌍의 앤드게이트들(AD1∼AD16)과, 상기 한쌍의 앤드게이트들(AD1∼AD16)의 출력라인에 각각 접속된 다수개의 노아게이트들(NOR1∼NOR8)과, 상기 노아게이트들(NOR1∼NOR8)의 출력라인에 접속된 다수개의 인버터들(IN0∼IN7)로 구성된다.
또한 상기 다수개의 한쌍의 앤드게이트(AD1∼AD16)의 일측단자에 인가되는 제1시스템클럭(SCLKl)은 적어도 하나의 인버터들(IN0∼lN7)을 통하여 서로 다른 레벨로 인가된다.
따라서 제1멀티플렉서(11)는 하나의 출력라인(Z＜￠: 7＞)으로 직렬로 교대샘플링된 데이타를 출력할 수있다.
다음, 두계수 교대승산기(40)는 시스템클럭(SCLKl)에 따라 디지탈 데이타에 따른 2개의 승산계수 Kb＜￠: n-1＞ 및 Ka＜￠: n-1＞를 인가받아 교대로 샘플링하는 제2멀티플렉서(12)와, 상기 제2멀티플렉서(12)를 통하여 교대로 샘플링된 승산계수와 제1멀티플렉서(11)를 통하여 교대로 샘플링된 디지탈 데이타를 각각 제1 및 제2프로그램 클럭(PCLKl,PCLK2)에 따라 소정기간 지연시키기 위한 제1 내지 제2D형 플립플롭들(13,14)과, 상기 D형 플립플롭들에서 지연된 승산계수 및 디지탈 데이타를 각각 교대로 승산처리하기 위한 8×8 병렬승산기(17)와, 상기 8×8 병렬승산기(17)에서 승산처리된 디지탈 데이타를 제1및 제2프로그램 클럭(PCLKl,PCLK2)에 따라 재차 지연시키기 위한 제3D형 플립플롭(15)을 구비하고 있다.
여기서 제6도를 참조하면, 제1, 제2 및 제3D형 플립플롭(13,14,15)은 N비트의 디지탈 데이타를 2개의 클럭신호(CLKl,CLK2)에 따라 동작되도록 N비트의 디지탈 데이타 입력라인(D＜￠: 7＞)과 출력라인(QQ＜￠: 7＞)에 각각 적어도 하나이상의 D형 플립플롭 소자들(DF1∼DF8)로 병렬접속되어 있다.
이때, 제8도를 참조하면 상기 D형 플립플롭의 개별소자(DFl)는 2개의 N모스 트랜지스터(Nl.N2)와 2개의 씨모스 인버터(INl0,INl1)가 각각 혼성되어 직렬접속된 D형 플립플롭의 셀로 구성된다.
또한 제10도를 참조하면 8×8 병렬승산기(17)는 각각 8개의 A라인(Ao∼A7)과 B라인(B0∼B7)의 디지탈 데이타 입력라인 가지며, n개의 캐리어의 입/출력라인(C0)과 16개의 합의 입/출력라인(S0∼S15)을 갖도록8×8 매트릭스 방식으로 배열된 풀에더 셀들로 구성되어 있다.
이 경우 제11도(가) 내지 (나)를 참조하면, 상기 풀에더 셀은 A라인과 B라인의 디지탈 데이타를 입력으로 하여 논리곱 출력하는 엔드게이트(AD17)와, 상기 엔드게이트의 논리곱 출력과 N개의 합입력(Si)을 배타적으로 는리합하여 출력하는 배타적 오아게이트(EX1)와, 상기 배타적 오아게이트(EX1)의 배타적 논리합 출력과 N개의 캐리어 입력(Ci)을 배타적으로 논리합하여 출력하는 또다른 배타적 논리합 게이트(EX2)와, 상기 합입력(Si) 및 엔드게이트(AD17) 출력과 캐리어 입력(Ci) 및 배타적 논리합 게이트(EX2)의 출력을 각각 논리곱하여 출력하는 2개의 앤드게이트(AD18,AD19)과, 상기 2개의 엔드게이트(AD17,ADl8)의 출력을 부정 논리합하여 출력하는 노아게이트(NOR9)와, 그리고 상기 노아게이트(NOR9)의 부정 논리합 출력을 반전시켜 출력하기 위한 인터버(INl5)로 구성된다.
추가로 제12도를 참조하면, 상기 배타적 논리합 게이트(EX1,EX2)는 2개의 입력라인에 교호로 접속된 한쌍의 P모스 트랜지스터(P4,P5) 및 N모스 트랜지스터(N4,N5)와, 상기 한쌍의 P모스 및 N모스 트랜지스터의 중간 노드점에 접속된 인버터(IN17)와, 그리고 상기 하나의 P모스 트랜지스터(P4)의 드레인 및 N모스 트랜지스터(N4)의 소오스에 접속된 또다른 인버터(IN16)로 구성된다.
따라서 두계수 교대승산기(40)는 두배클럭 교대샘플러(30)의 제1멀티플렉서(11)를 통하여 교대샘플링된 디지탈 데이타를 외부로부터 인가되는 두계수에 따라 교대로 승산하여 지연 출력한다.
다음, 데이타 복원기(50)는 두계수 교대승산기(40)의 최종 D형 플립플롭(14)에서 지연된 데이타를 인가받아서 2개의 출력라인 Ka*A＜￠: m-1＞ 및 Kb*B＜￠: m-1＞으로 승산계수와 교대로 승산된 디지탈데이타를 원래의 디지탈 데이타로 복원 가능하도록 래치시키는 제1,제2 및 제3N비트 래치(25,26,27)와, 그리고 상기 제1N비트 래치(25)에 접속되어 제1 및 제2시스템 클럭(SCLKl,SCLK2)에 따라 소정기간 지연 출력하는 D형 플립플롭(16)을 구비하고 있다.
이때, 상기 제1N비트 래치(25)에 인가되는 클럭신호는 제1시스템 클럭(SCLK1)과 제2프로그램 클럭(PCLK2)에 따라 낸드게이트(21) 및 인버터(22)를 통하여 출력되는 로직레벨로 인가된다. 그리고 제2N비트 래치(26)에 인가되는 클럭신호는 제2시스템 클럭(SCLK2)과 제2프로그램 클럭(PCLK2)에 따라 낸드게이트(23) 및 인버터(24)를 통하여 출력되는 로직레벨로 인가된다.
또한 제7도를 참조하면, 상기 N비트 래치회로들(25,26,27)은 두계수 교대승산기(40)의 제3D형 플립플롭(14)을 통하여 지연 출력된 N비트의 디지탈 데이타를 1개의 클럭신호(CLK)에 따라 동작되도록 N비트의 디지탈 데이타 입력라인(D＜￠: 7＞)과 출력라인(QQ＜￠: 7＞)에 각각 적어도 하나이상의 래치회로(LA1∼LA8)를 병렬접속되도록 한다.
이 경우 제9도를 참조하면, 상기 래치회로는 1개의 N모스 트랜지스터(N3)와, 상기 N모스 트랜지스터(N3)의 소오스에 병렬접속된 씨모스 인버터들(IN12,IN13)와, 그리고 상기 씨모스 인버터에 직렬접속된 또다른 씨모스 인버터(IN4)로 구성된 래치 셀로 구성된다.
이와 같이 구성되어 있으므로 제3도에 따른 디지탈 데이타 승산처리회로를 제4도(a)∼(n)에 나타낸 각 노드점 파형도를 참조하여 작용을 설명하기로 한다.
먼저, 승산이 요구되는 디지탈 데이타가 2개의 입력라인에 제4도(e) 및 (f)와 같이 A＜￠: n-1＞와 B＜￠: n-1＞로 인가되면, 제4도(c)의 제1시스템 클럭(SCLKl)에 동기된 N비트의 디지탈 데이타 A와 B가 교대로 샘플링되어 N1 노드에서 출력된다(제4도(g) 참조).
상기한 샘플링 조건은 제5도를 참조하면, N비트의 디지탈 데이타가 최하위 비트(LSB)에서 최상위 비트(MSB)까지 앤드게이트들(AD1∼AD16)로 각각 입력되고 상기 앤드게이트들의 출력단에 각각 접속된 노아게이트들(NOR1∼NOR8)과 인버터들(IN0∼IN7)을 통하여 교대로 샘플링되어 출력된다. 이때, 샘플링되는 일례를 들어보면, 제l시스템 클럭(SCLKl)이 '하이' 레벨로 인가될 때 A의 데이타를 출력하고 제2시스템클럭(SCLKl)이 '로우' 레벨로 인가될 때 B데이타를 출력한다. 따라서 제4도(g)와 같이 연속하여 교대로 샘플링된 디지탈 데이타가 출력된다.
여기서 상기 제1시스템 클럭(SCLKl)과 차후에 설명될 제2시스템 클럭(SCLK2)은 상호 난-오버랩(non-overlap) 관계임을 인지하여야 한다(제4도(c) 및 제4도(d) 참조).
다음, 상기 교대로 샘플링된 디지탈 데이타는 일단 두계수 교대승산기(40)의 제1D형 플립플롭(13)에 인가되어 제4도(a) 내지 (b)에 도시된 제1 및 제2프로그램 클럭(PCLKl,PCLK2)에 따라 소정기간 지연된다. 여기서 상기 제1 및 제2프로그램 클럭(PCLKl,PCLK2) 역시 상호 난-오버랩(non-overlap) 관계임을 인지하여야 한다(제4도(a) 및 제4도(b) 참조).
이어서 2개의 승산계수 입력라인으로 Kb＜￠: n-1＞와 Ka＜￠: n-1＞의 승산계수가 입력되어 상술한 제5도와 동일하게 교대로 샘플링되어 출력된 후, 제2D형 플립플롭(14)을 통하여 제1 및 제2프로그램 클럭(PCLK,PCLK2)에 따라 소정기간 지연된다.
이러한 지연된 N개의 A와 B의 디지탈 데이타 및 N개의 Ka와 Kb의 승산계수는 8×8 병렬승산기(17)에서 각각 교대로 승산처리된다. 이러한 승산처리 과정은 제10도에 도시된 바와 같이 8개의 A라인(A0∼A7)과 8개의 B라인(B0∼B7)에 각각 교대로 샘플링된 디지탈 데이타가 입력되어 16개의 합출력 (S0∼S16)을 통하여 출력된다.
이때, 상기 8×8 병렬승산기(17)의 각각의 풀에더 셀은 제11도(나)에 도시된 바와 같은 셀들로 이용되며 상기 셀의 구성소자중 배타적 논리합 게이트(EX1,EX2)에 대한 상세회로가 제12도(가) 내지 (나)에 도시되어 있다. 상기 배타적 논리합 게이트(EX1,EX2)는 교호로 접속된 P모스 트랜지스터(P4,P5)와 N모스 트랜지스터(N4,N5) 및 2개의 씨모스 인버터(IN16,IN17)에 의해 A와 B단자로 입력되는 신호가 서로 다른 레벨일때만 '하이' 레벨을 출력하고 서로 동일한 레벨일때는 '로우' 레벨을 각각 출력하도록 한다.
따라서 8×8 병렬승산기(17)에서 승산처리된 N비트의 디지탈 데이타는 제1 및 제2프로그램 클럭(PCLKl,PCLK2)에 따라 제3D형 플립플롭(14)에 의해 최종 지연된 다음 제4도(h)와 같은 데이타를 노드 N2로 출력한다.
또한 상기 노드 N2에서 출력된 데이타는 데이타 복원기(50)의 제1N비트 래치(25) 및 제2N비트 래치(26)에 각각 인가된다.
여기서 상기 제1N비트 래치(25)에 인가되는 클럭(CLK)은 제4도(i)에 도시된 바와 같이 제1시스템 클럭(SCLKl) 및 제2프로그램 클럭(PCLK2)에 따라 낸드게이트(21)와 인버터(22)을 통하여 노드 N3에 출력되는 파형으로 된다.
또한 상기 제2N비트 래치(26)에 인가되는 클럭(CLK)은 제4도(j)에 도시된 바와 같이 제2시스템 클럭(SCLK2) 및 제1프로그램 클럭(PCLKl)에 따라 낸드게이트(23)와 인버터(24)를 통하여 노드 N4에 출력되는 파형으로 된다.
이때 상기 제1N비트 래치(25) 및 제2N비트 레치(26)에 각각 인가되는 클럭(CLK)은 제7도 내지 제9도에 인가되는 클럭(CLK)과 동일하고 입력라인(D＜￠: 7＞)로 인가되는 최하위부터 최상위까지의 승산된 데이타는 N비트 래치(LA1∼LA8)를 통하여 출력라인(QQ＜￠: 7＞)으로 출력된다. 따라서 제1N비트 래치(25)에 래치된 데이타는 제4도(k)에 도시된 바와 같은 노드 N5에서 출력되는 파형으로 되고 제2N비트 래치(26)에 래치된 데이타는 제4도(1)에 도시된 바와 같은 노드 N6에서 출력되는 파형으로 된다.
또한 상기 노드 N5와 노드 N6의 출력은 상호 일치하지 않기 때문에 제1 및 제2시스템 클럭(SCLKl,SCLK2)에 따라 동기시켜야 한다.
먼저, 상기 N5의 출력은 제1 및 제2시스템 클럭(SCLKl,SCLK2)에 따라 제3D형 플립플롭(16)에서 지연되어 노드 N7로 출력된다(제4도(m) 참조).
따라서 최종적으로 데이타 복원기(50)의 출력라인을 통하여 복원된 Ka*A＜￠: m-1＞의 디지탈 데이타를 얻을 수 있다.
다음, 노드 N6의 출력은 제1시스템 클럭(SCLKl)에 따라 제3N비트 래치(27)에서 래치되어 노드 N8로 출력된다(제4도(n) 참조).
따라서 최종적으로 데이타 복원기(50)의 출력라인을 통하여 복원된 Kb*B＜￠: m-1＞의 디지탈 데이타를 얻을 수 있다.
이상에서와 같이 디지탈 데이타 승산처리회로를 이용하면 N비트의 디지탈 데이타 입력라인과 N비트의 승산계수 입력라인에 각각 n개의 멀티플렉서를 이용하는 종래의 방법보다는 한개의 승산기만 사용하여 디지탈 데이타를 승산처리하면 되기 때문에 승산처리회로 설계시 약 902개의 N모스 트랜지스터와 990개의 P모스 트랜지스터를 줄일 수 있는 효과가 있다.
또한 상기한 바와 같은 디지탈 데이타 승산처리회로는 로-코스트화가 가능하여 하드웨어를 절감할 수 있기 때문에 캠코더용 디지탈 신호처리 시스템에 적용될 뿐만아니라 VCR, TV 및 오디오 제품에 유용하게 적용되는 다양한 효과가 있다.
따라서 이 발명에 따른 디지탈 데이타 승산처리회로는 승산이 필요로 하는 디지탈 신호 처리기에 모두 적용될 수 있으므로 본 실시예에 국한되지 않고 다양한 변조 변화가 가능함은 명백하다.

Claims (16)

  1. 주변회로로부터 적어도 하나이상의 데이타 입력라인으로 인가되는 디지탈 데이타에 승산계수를 인가받아서 각각 승산처리를 수행한 후 승산된 디지탈 데이타를 출력하는 디지탈 데이타 승산처리회로에 있어서 ; 상기 디지탈 데이타 승산처리회로는 시분할 원리에 의해 2개의 라인으로 인가되는 디지탈 데이타를 제1멀티플렉서에 인가한 후 일정한 제1시스템 클럭에 따라 상호 교대로 샘플링하는 두배클럭 교대샘플러와, 상기 두배클럭 교대샘플러에 의해 샘플링된 각 라인의 디지탈 데이타와 이 디지탈 데이타에 대응되는 승산계수를 제1시스템 클럭과 제1 및 제2프로그램 클럭에 따라 교대로 승산처리를 수행하는 두계수 교대승산기와, 상기 두계수 교대승산기를 통하여 각각의 클럭펄스에 동기된 승산데이타를 목적하는 디지탈 데이타로 복원시키는 데이타 복원기를 포함하여 구성됨을 특징으로 하는 디지탈 데이타 승산처리회로.
  2. 제1항에 있어서, 상기 두배클럭 교대샘플러는 제1멀티플렉서로 구성되고 2개의 디지탈 데이타 입력라인과 제1시스템 클럭 입력라인에 각각 병렬로 접속되며 다수개의 한쌍의 앤드게이트들과, 상기 한쌍의 앤드게이트들의 출력라인에 각각 접속된 다수개의 노아게이트들과, 상기 노아게이트들의 출력라인에 접속된 다수개의 인버터들로 구성되어 하나의 출력라인으로 직렬로 교대샘플링된 데이타를 출력함을 특징으로 하는디지탈 데이타 승산처리회로.
  3. 제2항에 있어서, 상기 다수개의 한쌍의 앤드게이트들의 일측단자에 인가되는 제1시스템 클럭은 적어도 하나의 인버터들을 통하여 서로 다른 레벨로 인가됨을 특징으로 하는 디지탈 데이타 승산처리회로.
  4. 제1항에 있어서, 상기 두계수 교대승산기는 시스템 클럭에 따라 디지탈 데이타에 따른 2개의 승산계수를 인가받아 교대로 샘플링하는 제2멀티플렉서와, 상기 제2멀티플렉서를 통하여 교대로 샘플링된 승산계수와 제1멀티플렉서를 통하여 교대로 샘플링된 디지탈 데이타를 각각 제1 및 제 2프로그램 클럭에 따라 소정기간 지연시키기 위한 제1 내지 제2D형 플립플롭과, 상기 D형 플립플롭들에서 지연된 승산계수 및 디지탈 데이타를 각각 교대로 승산처리하기 위한 8×8 병렬승산기와, 상기 8×8 병렬승산기에서 승산처리된 디지탈 데이타를 제1 및 제2프로그램 클럭에 따라 재차 지연시키기 위한 제3D형 플립플롭을 구비함을 특징으로 하는 디지탈 데이타 승산처리회로.
  5. 제4항에 있어서, 상기 제1, 제2 및 제3D형 플립플롭은 모두 동일한 지연특성을 갖는 D형 플립플롭으로 구성됨을 특징으로 하는 디지탈 데이타 승산처리회로.
  6. 제4항에 있어서, 상기 D형 플립플롭들은 N비트의 디지탈 데이타를 2개의 클럭신호에 따라 동작되도록 N비트의 디지탈 데이타 입력라인과 출력라인에 각각 적어도 하나이상의 D형 플립플롭 소자로 병렬접속되도록 구성됨을 특징으로 하는 디지탈 데이타 승산처리회로.
  7. 제4항에 있어서, 상기 D형 플립플롭 소자는 2개의 N모스 트랜지스터와 2개 씨모스 트랜지스터가 각각 혼성되어 직렬 접속된 D형 플립플롭의 셀로 구성됨을 특징으로 하는 디지탈 데이타 승산처리회로.
  8. 제4항에 있어서 상기 8×8 병렬승산기는 각각 8개의 A라인과 B라인의 디지탈 데이타 입력라인을 가지며, 16개의 캐리어의 입/출력라인과 16개의 합의 입/출력라인을 갖도록 8×8 매트릭스 방식으로 배열된 풀에더 셀들로 구성됨을 특징으로 하는 디지탈 데이타 승산처리회로.
  9. 제8항에 있어서, 상기 하나의 풀에더 셀은 A라인과 B라인의 디지탈 데이타를 입력으로 하여 논리곱 출력하는 앤드게이트와, 상기 엔드게이트의 논리곱 출력과 N개의 합 입력을 배타적으로 논리합하여 출력하는 배타적 오아게이트와, 상기 배타적 오아게이트의 배타적 논리합 출력과 N개의 캐리어 입력을 배타적으로 논리합하여 출력하는 또다른 배타적 논리합 게이트와, 상기 합 입력 및 앤드게이트 출력과 캐리어입력 및 배타적 논리합 게이트의 출력을 각각 논리곱하여 출력하는 2개의 앤드게이트들과, 상기 2개의 앤드게이트들의 출력을 부정 논리합하여 출력하는 노아게이트와, 그리고 상기 노아게이트의 부정 논리합 출력을 반전시켜 출력하기 위한 인버터로 구성됨을 특징으로 하는 디지탈 데이타 승산처리회로.
  10. 제9항에 있어서, 상기 배타적 논리합 게이트는 2개의 입력라인에 교호로 접속된 한쌍의 P모스 트랜지스터 및 N모스 트랜지스터와, 상기 한쌍의 P모스 및 N모스 트랜지스터의 중간 노드점에 접속된 인버터와, 그리고 상기 하나의 P모스 트랜지스터의 드레인 및 N모스 트랜지스터와 소오스에 접속된 또다른 인버터로 구성됨을 특징으로 하는 디지탈 데이타 승산처리회로.
  11. 제1항에 있어서, 상기 데이타 복원기는 두계수 교대승산기의 최종 D형 플립플롭에서 지연된 데이타를 인가 받아서 2개의 라인으로 승산계수와 교대로 승산된 디지탈 데이타를 원래의 디지탈 데이타로 복원가능하도록 래치시키는 제1,제2 및 제3N비트 래치와, 그리고 상기 제1N비트 래치에 접속되어 제l 및 제2시스템 프로그램 클럭에 따라 소정기간 지연 출력하는 D형 플립플롭을 포함하여 구성됨을 특징으로 하는 디지탈 데이타 승산처리회로.
  12. 제11항에 있어서, 상기 제1N비트 래치에 인가되는 클럭신호는 제1시스템 클럭과 제2프로그램 클럭에 따라 낸드게이트 및 인버터를 통하여 출력되는 로직레벨로 인가됨을 특징으로 하는 디지탈 데이타 승산처리회로.
  13. 제11항에 있어서, 제2N비트 래치에 인가되는 클럭신호는 제2시스템 클럭과 제2프로그램 클럭에 따라 낸드게이트 및 인버터를 통하여 출력되는 로직레벨로 인가됨을 특징으로 하는 디지탈 데이타 승산처리회로.
  14. 제11항에 있어서, 상기 제1,제2 및 제3N비트 래치회로는 모두 동일한 래치 특성을 갖는 래치회로로 구성됨을 특징으로 하는 디지탈 데이타 승산처리회로.
  15. 제11항에 있어서, 상기 N비트 래치회로들은 두계수 교대승산기의 제3D형 플립플롭을 통하여 지연출력된 N비트의 디지탈 데이타를 1개의 클럭신호에 따라 동작되도록 N비트의 디지탈 데이타 입력라인과 출력라인에 각각 적어도 하나이상의 래치회로를 병렬접속되도록 구성함을 특징으로 하는 디지탈 데이타 승산처리회로.
  16. 제11항에 있어서, 상기 병렬접속된 래치회로는 1개의 N모스 트랜지스터와, 상기 N모스 트랜지스터의 소오스에 병렬접속된 씨모스 인버터와, 그리고 상기 씨모스 인버터에 직렬접속된 또다른 씨모스 인버터로 구성됨을 특징으로 하는 디지탈 데이타 승산처리회로.
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