JPH0990003A - レート発生器 - Google Patents

Abstract

(57)【要約】 【課題】 低速なものから高速なものまで幅広い任意の
時間間隔のレート信号を発生することが可能なレート発
生器を提供する。 【解決手段】 クロック信号３１によりカウントするＮ
ビット（Ｎは自然数）のカウンタ１と、連続するレート
データ３２を２個ずつペアにし、それらを加算する第一
の加算器１６と、レートデータ３２が一段シフトしたも
のを２個ずつペアにし、それらを加算する第二の加算器
１７と、第一の加算器１６の結果を順次加算する第三の
加算器１８と、第二の加算器１７の結果を順次加算する
第四の加算器１９と、第三の加算器１８の結果と第四の
加算器１９の結果を交互に選択するセレクタ４と、カウ
ンタ１の出力を第一の入力とし、セレクタ４の出力を第
二の入力とし、その両者の一致を検出する一致回路２
と、一致回路２の出力とクロック信号３１を入力とし、
レート信号３３を出力とするパルス発生回路３を備え
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明はレート発生器に関
するものであり、より具体的にはＩＣテスタなどで用い
られ、レートデータに応じて任意の時間間隔を設定可能
なレート発生器についてのものである。

【０００２】

【従来の技術】従来のレート発生器は、図３に示すよう
に構成される。図３の１はカウンタ、２は一致回路、３
はパルス発生回路、２０と２１はＤ型フリップフロッ
プ、２２は加算器である。

【０００３】図３で、カウンタ１は、クロック信号３１
が入力され、このクロックによりカウントする。加算器
２２は、Ｄ型フリップフロップ２０でレート信号３３に
よりラッチされたレートデータが入力され、一つ前の加
算結果であるＤ型フリップフロップ２１の出力との加算
を行う。Ｄ型フリップフロップ２１は、加算器２２の出
力をデータ端子に入力し、レート信号３３をクロック端
子に入力して、出力を加算器２２と一致回路２に出力す
る。

【０００４】一致回路２は、カウンタ１のＮビットの出
力とＤ型フリップフロップ２１のＮビットの出力とを比
較し、一致信号３４をパルス発生回路３へ出力する。パ
ルス発生回路３は、一致回路２の出力とクロック信号３
１を入力し、一致信号が来ているときにクロックにより
パルスを１個発生する。このようにして、カウンタの出
力値と加算器の出力値が一致する度にパルスを発生する
ことで所望のレート信号を得ることができる。

【０００５】図４は図３における従来技術のタイミング
チャートである。図４において、Ａはクロック信号３１
の波形図、Ｂはカウンタ１の出力の波形図、ＣはＤ型フ
リップフロップ２０の出力の波形図、ＤはＤ型フリップ
フロップ２１の出力の波形図、Ｅはレート信号３３の波
形図である。

【０００６】図４のＡのように、クロック信号３１の周
期をＴとする。カウンタ１は、図４のＢのようにカウン
トアップしている。レートデータ３２に「２」，
「３」，「４」，‥‥の順にデータが与えられた場合を
考える。

【０００７】加算器２２は、Ｄ型フリップフロップ２０
の出力を順次加算してゆくので、Ｄ型フリップフロップ
２１の出力は、図４のＤのように「１」＋「２」＝
「３」，「３」＋「３」＝「６」，「６」＋「４」＝
「１０」，「１０」＋「５」＝「１５」の順に変化して
いく。

【０００８】一致回路２の一方の入力が「１」，
「３」，「６」，「１０」，「１５」であるので、カウ
ンタ１がカウントアップし、カウンタ出力が「１」，
「３」，「６」，「１０」，「１５」になったときに、
一致回路２の入力が一致し、パルス発生回路３は図４の
Ａのクロック信号により図４のＥのようにパルスを発生
する。このようにして、２Ｔ，３Ｔ，４Ｔ，‥‥の時間
間隔を持ったレート信号３３を得ることができる。

【０００９】

【発明が解決しようとする課題】たとえば、近年、ＩＣ
の高速化等に伴い、ＩＣテスタで用いられるレート発生
器も低速なものから高速なものまで幅広い時間間隔のレ
ート信号を設定する必要がある。このように、幅広い時
間間隔のレート信号を設定したい場合、レートデータの
ビット幅Ｎが大きくなり、加算にかかる時間も大きくな
り、高速なレート信号を発生するときにそのレート時間
内に加算を行うことが困難になるという問題があった。

【００１０】この発明は、低速なものから高速なものま
で幅広い任意の時間間隔のレート信号を発生することが
可能なレート発生器を提供することを目的とする。

【００１１】

【課題を解決するための手段】この目的を達成するた
め、この発明は、入力したクロック信号３１をカウント
し、このカウント値を出力するＮビット（Ｎは自然数）
のカウンタ１と、連続するレートデータ３２を２個ずつ
ペアにし、それらを加算する第一の加算器１６と、レー
トデータ３２が一段シフトしたものを２個ずつペアに
し、それらを加算する第二の加算器１７と、第一の加算
器１６の結果を順次加算する第三の加算器１８と、第二
の加算器１７の結果を順次加算する第四の加算器１９
と、第三の加算器１８の結果と第四の加算器１９の結果
を交互に選択するセレクタ４と、カウンタ１の出力を第
一の入力とし、セレクタ４の出力を第二の入力とし、そ
の両者の一致を検出する一致回路２と、一致回路２の出
力とクロック信号３１を入力とし、レート信号３３を出
力とするパルス発生回路３とを備える。

【００１２】

【発明の実施の形態】次にこの発明によるレート発生器
の実施の形態を詳細に説明する。図１はこの発明による
レート発生器の実施の形態を示すブロック図である。本
実施の形態におけるレート発生器は、ＩＣテスタ等で用
いられる低速なものから高速なものまで任意の時間間隔
を持ったレート信号を、レートデータに応じて発生する
回路である。図１において、１はカウンタ、２は一致回
路、３はＤ型フリップフロップで形成されるパルス発生
回路、４はセレクタ、５は分周器、６〜１５はＤ型フリ
ップフロップ、１６〜１９は加算器である。

【００１３】図１で、カウンタ１は、クロック信号３１
が入力され、このクロックによりカウントし、その結果
をＮビット（Ｎは自然数）のデータとして一致回路２に
送るＮビットのカウンタである。レートデータ３２は、
Ｄ型フリップフロップ６〜８で構成される３段のシフト
レジスタのデータ入力端子に入力され、レート信号３３
のタイミングでＤ型フリップフロップ６〜８に記憶され
る。

【００１４】Ｄ型フリップフロップ６〜８の出力は、そ
れぞれＤ型フリップフロップ９〜１１のデータ入力端子
に入力され、レート信号３３を分周器５により１／２に
分周した信号により、Ｄ型フリップフロップ９〜１１で
ラッチされる。Ｄ型フリップフロップ９の出力とＤ型フ
リップフロップ１０の出力は、加算器１６で加算され
る。同様に、Ｄ型フリップフロップ１０の出力とＤ型フ
リップフロップ１１の出力は、加算器１７で加算され
る。

【００１５】加算器１６と１７の出力は、それぞれＤ型
フリップフロップ１２と１３のデータ入力に入力され、
レート信号３３を分周器５により分周した信号により、
Ｄ型フリップフロップ１２と１３でラッチされる。

【００１６】Ｄ型フリップフロップ１２の出力は加算器
１８に入力され、加算器１８は一つ前の加算結果である
Ｄ型フリップフロップ１４の出力との加算を行う。同様
に、Ｄ型フリップフロップ１３の出力は加算器１９に入
力され、加算器１９は一つ前の加算結果であるＤ型フリ
ップフロップ１５の出力との加算を行う。

【００１７】加算器１８と１９の出力は、それぞれＤ型
フリップフロップ１４と１５のデータ入力に入力され、
レート信号３３を分周器５により分周した信号により、
Ｄ型フリップフロップ１４と１５でラッチされる。

【００１８】セレクタ４は、Ｄ型フリップフロップ１４
の出力とＤ型フリップフロップ１５のＮビットの出力の
いずれか一方を、レート信号３３を分周器５により分周
した信号により選択して一致回路２へ送る。

【００１９】一致回路２は、カウンタ１のＮビットの出
力とセレクタ２のＮビットの出力とを比較し、これら出
力が一致した時に一致信号をパルス発生回路３へ出力す
る。パルス発生回路３は、一致回路２の出力とクロック
信号３１を入力し、一致信号が来ているときにクロック
によりパルスを１個発生する。

【００２０】このようにして、カウンタの出力値とセレ
クタの出力値が一致する度にパルスを発生することで所
望のレート信号を得ることができる。

【００２１】図２は図１に示した本実施の形態における
レート発生器のタイミングチャートである。図２では図
１に示したＮビットがＮ＝５の場合の例を示している。
図２において、Ａはクロック信号３１の波形図、Ｂはカ
ウンタ１の出力の波形図、Ｃ〜ＬはＤ型フリップフロッ
プ６〜１５の出力の波形図、Ｍはセレクタ４の出力の波
形図、Ｎはレート信号３３の波形図、Ｏは分周器５の出
力の波形図である。

【００２２】図２のＡに示すように、クロック信号３１
の周期をＴとすると、カウンタ１は図２のＢのようにカ
ウントアップする。レートデータ３２には、「２」，
「３」，「４」，‥‥の順にデータが与えられるものと
する。レートデータ３２は、図１の６〜８のＤ型フリッ
プフロップで構成される３段のシフトレジスタに入力さ
れ、図２のＣ〜Ｅのようになる。

【００２３】図１のＤ型フリップフロップ９〜１１は、
図２のＯのようなレート信号３３を分周器５により分周
した信号により、Ｄ型フリップフロップ６〜８の出力を
１個おきにラッチし、図２のＦ〜Ｈの波形を得る。

【００２４】加算器１６は、Ｄ型フリップフロップ９の
出力とＤ型フリップフロップ１０の出力を加算するの
で、Ｄ型フリップフロップ１２の出力は、図２のＩのよ
うに「３」＋「２」＝「５」，「５」＋「４」＝
「９」，「７」＋「６」＝「１３」の順に変化してい
く。同様に、加算器１７は、Ｄ型フリップフロップ１０
の出力とＤ型フリップフロップ１１の出力を加算するの
で、Ｄ型フリップフロップ１３の出力は、図２のＪのよ
うに「２」＋「１」＝「３」，「４」＋「３」＝
「７」，「６」＋「５」＝「１１」の順に変化してい
く。

【００２５】加算器１８は、Ｄ型フリップフロップ１２
の出力を順次加算してゆくので、Ｄ型フリップフロップ
１４の出力は、初期値が「１」であったとすると、図２
のＫのように「１」＋「５」＝「６」，「６」＋「９」
＝「１５」の順に変化していく。同様に、加算器１９
は、Ｄ型フリップフロップ１３の出力を順次加算してゆ
くので、Ｄ型フリップフロップ１５の出力は、初期値が
「０」であったとすると、図２のＬのように「０」＋
「３」＝「３」，「３」＋「７」＝「１０」の順に変化
していく。

【００２６】セレクタ４は、図２のＫのデータと図２の
Ｌのデータを図２のＯにより交互に選択し、図２のＭの
波形を得る。一致回路２の一方の入力が「１」，
「３」，「６」，「１０」，「１５」であるので、カウ
ンタ１がカウントアップし、カウンタ出力が「１」，
「３」，「６」，「１０」，「１５」になったときに一
致回路２の２つの入力信号が一致する。このように入力
端子に入力される２つの入力信号が一致することによ
り、パルス発生回路３は図２のＡのクロック信号により
図２のＮのようにパルスを発生する。このようにして、
２Ｔ，３Ｔ，４Ｔ，‥‥の時間間隔を持ったレート信号
３３を得ることができる。

【００２７】なお、本実施の形態では２レート分の時間
内に加算を行えばよいレート発生器を示したが、本発明
は特にこれに限定されるものではなく、同様の技術思想
により３レート分以上の時間内に加算を行うレート発生
器にも適用可能である。

【００２８】

【発明の効果】この発明によれば、２レート分の時間内
に加算を行えばよい構成とすることで、低速なものから
高速なものまで幅広い任意の時間間隔のレート信号を発
生することができる。

【図面の簡単な説明】

【図１】この発明によるレート発生器の実施の形態を示
す構成図である。

【図２】図１のレート発生器の動作例を示すタイミング
チャートである。

【図３】従来技術におけるレート発生器である。

【図４】図３のレート発生器のタイミングチャートであ
る。

【符号の説明】

１ カウンタ ２ 一致回路 ３ パルス発生回路 ４ セレクタ ５ 分周器 ６〜１５ Ｄ型フリップフロップ １６〜１９ 加算器

Claims (1)

【特許請求の範囲】
1. 【請求項１】 入力したクロック信号(31)をカウント
   し、このカウント値を出力するＮビット（Ｎは自然数）
   のカウンタ(1) と、 連続するレートデータ(32)を２個ずつペアにし、それら
   を加算する第一の加算器(16)と、 レートデータ(32)が一段シフトしたものを２個ずつペア
   にし、それらを加算する第二の加算器(17)と、 第一の加算器(16)の結果を順次加算する第三の加算器(1
   8)と、 第二の加算器(17)の結果を順次加算する第四の加算器(1
   9)と、 第三の加算器(18)の結果と第四の加算器(19)の結果を交
   互に選択するセレクタ(4) と、 カウンタ(1) の出力を第一の入力とし、セレクタ(4) の
   出力を第二の入力とし、その両者の一致を検出する一致
   回路(2) と、 一致回路(2) の出力とクロック信号(31)を入力とし、レ
   ート信号(33)を出力とするパルス発生回路(3) とを備
   え、 レートデータ(32)に応じた所望の時間間隔のレート信号
   (33)を発生することを特徴とするレート発生器。