JP4211183B2

JP4211183B2 - パルス列生成装置

Info

Publication number: JP4211183B2
Application number: JP2000040843A
Authority: JP
Inventors: 信介山岡; 隆士太矢; 聡吉田; 修一松本
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 2000-02-18
Filing date: 2000-02-18
Publication date: 2009-01-21
Anticipated expiration: 2020-02-18
Also published as: JP2001230662A

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体基板上に形成されるリングカウンタ又はＭ系列カウンタ等のパルス列生成装置に関する。
【０００２】
【従来の技術】
図１は、従来技術のリングオシレータを示している。このリングオシレータにおいては、初段からＮ段の遅延回路が縦続的な電気的接続に従って空間的に順に並置されている。即ち、空間的に隣り合った回路同士を接続し、更に該配列の初め終わりに存在する初段遅延回路と最終段遅延回路とを接続している。するというものであった。パルス生成器としてのM系列カウンタにおいて、従来は、フリップフロップ回路相互の電気的接続の順に従って各フリップフロップ回路が空間的に配置されていた。
【０００３】
【発明が解決しようとする課題】
近年、「ビット位相同期回路」と題する特開平９−１４９０１８に示されるように、高速データのビット位相同期をとるために位相間隔が均等な多相クロックを用いる技術が必要とされてきているため、均等な位相間隔を持つ高周波多相クロックを生成できるリングオシレータやリングカウンタ等のクロック生成回路が必要になってきている。そこで、本発明は、所望の位相間隔を有する高速パルス生成装置を提供することを目的とする。
【０００４】
【課題を解決するための手段】
本発明の装置は、半導体基板上に所定の配列方向に沿って上流から下流に向かって空間的に配置され、且つ、初段からｉ段を経てＭ段（Ｍは４以上の整数）迄の電気的に縦続接続されたＭ個の遅延回路を含むパルス列生成装置であり、該Ｍ段の遅延回路の出力端が初段の遅延回路の入力端に接続され、該第ｉ段（ｉ≦Ｍ−１）の遅延回路の出力端が第「ｉ＋１」段の遅延回路の入力端に各々接続され、第２段の遅延回路が該初段の遅延回路に下流の方向において隣接して配置される。
【０００５】
Ｍが奇数の場合に、第ｉ段（２≦ｉ≦（Ｍ＋１）／２）の遅延回路に下流の方向において隣接して第「Ｍ−ｉ＋２」段の遅延回路が配置され、且つ、第ｉ段（（Ｍ＋５）／２≦ｉ≦Ｍ）の遅延回路に下流の方向において隣接して第「Ｍ−ｉ＋３」段の遅延回路が配置される。
Ｍが偶数の場合に、第ｉ段（２≦ｉ≦Ｍ／２）の遅延回路に下流の方向において隣接して第「Ｍ−ｉ＋２」段の遅延回路が配置され、且つ、第ｉ段（Ｍ／２＋２≦ｉ≦Ｍ）の遅延回路に下流の方向において隣接して第「Ｍ−ｉ＋３」段の遅延回路が配置されているパルス列生成装置を提供する。
【０００６】
【発明の実施の形態】
図２及び図３は、第１及び第２の実施例であるＭ段（Ｍは４以上の整数）の遅延回路から成るリングオシレータの空間的配置及び電気的接続を示している。図２の第１の実施例は、反転タイプの遅延回路を用いた遅延回路の段数が７すなわち奇数の例であり、図３の第２実施例は、何れか１つの遅延回路のみ反転タイプを用い、残りの遅延回路は非反転タイプの遅延回路を用いた遅延回路段数が６すなわち偶数の例である．
第１及び第２の実施例の何れの場合も、半導体基板上に所定の配列方向に沿って上流から下流に向かって空間的に配置され、且つ、初段からｉ段を経てＭ段（Ｍは４以上の整数）迄の電気的に縦続接続されたＭ個の遅延回路を含み、リングオシレータを構成する。即ち、第ｉ段の遅延回路（ｉは１以上Ｍ−１以下の整数）の出力端は第「ｉ＋１」段の遅延回路の入力端にそれぞれ電気的に接続され、Ｍ段の遅延回路の出力端は初段の遅延回路の入力端に電気的に接続される。
【０００７】
図２の第１の実施例はＭが７の場合である。本発明においては、Ｍが奇数の場合、初段の遅延回路は上流端（例として図２の場合左端）に配置され、初段の遅延回路の下流方向（例として図２の場合右側の方向）において隣接して第２段の遅延回路が配置され、第ｉ段（２≦ｉ≦（Ｍ＋１）／２）の遅延回路の下流方向において隣接して「Ｍ−ｉ＋２」段の遅延回路が配置され、更に、第ｉ段（（Ｍ＋５）／２≦ｉ≦Ｍ）の遅延回路の下流方向において隣接して「Ｍ−ｉ＋３」段の遅延回路が配置されている．従って、図２の７段リングオシレータにおいては、右端すなわち上流端から初段及び第２段の遅延回路が配置され、第２段の下流方向において隣接して、ｉ＝２の場合の７−２＋２＝７、即ち第７段の遅延回路が配置される。第７段の下流方向において隣接して、７−７＋３＝３、即ち第３段の遅延回路が配置される。以下同様に、第３段から下流方向において第６段、第４段、及び第５段の遅延回路が各々隣接して順次空間的に配置されている。
【０００８】
図３の第２の実施例はＭが６の場合である。本発明によれば、Ｍが偶数の場合、初段の遅延回路は上流端に配置され、初段の遅延回路の下流方向において隣接して第２段の遅延回路が配置される。そして、第ｉ段の遅延回路（２≦ｉ≦Ｍ／２）の下流方向において隣接して「Ｍ−ｉ＋２」段の遅延回路が配置され、第ｉ段の遅延回路（Ｍ／２＋２≦ｉ≦Ｍ）の下流方向に隣接して「Ｍ−ｉ＋３」段の遅延回路が配置される。従って、図３の６段リングオシレータにおいては、上流端から初段及び第２段の遅延回路が配置され、第２段の下流方向に隣接して、ｉ＝２の場合の６−２＋２＝６、即ち第６段の遅延回路が配置される。第６段の下流方向に隣接して、６−６＋３＝３、即ち第３段の遅延回路が配置される。以下同様に、第３段から下流方向に第５段、及び第４段の遅延回路が隣接して順次空間的に配置される。
【０００９】
第１及び第２の実施例の電気的な回路構成は通常のリングオシレータであり、その動作は全遅延回路の伝播遅延量の合計と全配線遅延量の合計の２倍の周期で発振動作を行う。ＬＳＩ上の素子は、通常素子毎の遅延量のバラツキは非常に小さいことから、初段の遅延回路からＭ段の遅延回路までの各回路遅延はほぼ等しくなる。配線遅延は、配線長で決まる負荷に比例する。本実施例では、接続される遅延回路間の間隔が段数に関係なく最大でも２倍以内であり、各遅延回路を接続する配線の配線長の差は最大でも２倍以内に収まる。従って、各配線遅延の差は２倍以内に収まる。この点、従来ではＮ段（Ｎは４以上の整数）の遅延回路で構成されるリングオシレータの場合、（Ｎ−１）倍の遅延差が生じていたが、本実施例によれば段数に関係なく最大でも２倍以内の差に収まることから、リングオシレータの各遅延回路の出力の位相差を従来よりも均等にすることが可能となり、ほぼ均等な位相差を持つ多相クロックを生成することができる。
【００１０】
更に、本発明は、各遅延回路間の配線長を全て等しくすることをも教示している。即ち、該Ｍ個の遅延回路の各々の間の出力端と入力端との配線が全て等配線長に等しくし、該等配線長が、Ｍが奇数の場合において、初段の遅延回路の出力端から第２段の遅延回路への配線と、「（Ｍ＋１）／２」段の遅延回路の出力端から「（Ｍ＋３）／２」段の遅延回路の入力端への配線とを除外した各遅延回路間の配線の中から、最大限最短且つ等しくできる配線長とし、Ｍが偶数の場合において、初段の遅延回路の出力端から第２段の遅延回路への配線と、「Ｍ／２＋１」段の遅延回路の出力端から「Ｍ／２＋２」段の遅延回路の入力端への配線と、を除外した各遅延回路間の配線の中から、最大限最短且つ等しくできる配線長とする。
【００１１】
従って、前述の第１及び第２の実施例に示す如く各遅延回路の配置を行って各遅延回路間の遅延をほぼ等しくしたことに加えて、配線長を全く等しくすることにより、各遅延回路を接続する配線の配線遅延も、段数に関係なく等しくなる。従って、リングオシレータの各遅延回路の出力の位相差をより均等にすることが可能となり、より均等な位相差を持つ多相クロックを生成することができる。
【００１２】
図４及び図５は、第３及び第４の実施例であり、第１及び第２の実施例におけるＭ個の遅延回路に替えてＭ個のフリップフロップ回路からなるリングカウンタの空間的配置及び電気的接続を示している。図４の第３の実施例はフリップフロップ回路の段数が奇数の場合であり、図５の第４の実施例はフリップフロップ回路の段数が偶数の場合である。
【００１３】
第３及び第４の実施例は、半導体基板上に所定の配列方向に沿って上流から下流に向かって空間的に配置され、且つ、初段からｉ段を経てＭ段（Ｍは４以上の整数）迄の電気的に縦続接続されたＭ個のフリップフロップ回路を含み、リングカウンタを構成している。即ち、電気的接続として、第ｉ段のフリップフロップ回路（ｉは１以上Ｍ−１以下の整数）の出力端は第「ｉ＋１」段のフリップフロップ回路の入力端にそれぞれ電気的に接続され、Ｍ段のフリップフロップ回路の出力端は初段のフリップフロップ回路の入力端に電気的に接続される。以上は第１の実施例と同様であるが、加えて、第３及び第４の実施例においては、各フリップフロップクロック入力端子が外部クロック入力端子４０に全て接続され、共通のクロック信号が供給される。更に、初段からＭ段のフリップフロップ回路のうち１回路以上Ｍ−１以下の連続したフリップフロップ回路はクリア信号入力端子を備え、外部フリップフロップ回路設定信号入力端子５０に接続される。クリア信号入力端子を備えたフリップフロップ回路以外のフリップフロップ回路はセット信号入力端子を備え、外部フリップフロップ回路設定信号入力端子５０に接続されて、Ｍ進リングカウンタを構成している。第３及び第４の実施例においても、フリップフロップ回路の空間的配置としては、第１及び第２の実施例と同様の規則により各フリップフロップ回路が空間的に配置される。
【００１４】
図６は、第３及び第４の実施例のリングカウンタのカウンタ動作の波形を示している。外部フリップフロップ回路設定信号入力端子５０にアクティブレベルが入力されると、クリア信号入力端子を備えたフリップフロップ回路の保持する値は０となり、セット信号入力端子を備えたフリップフロップ回路の保持する値は１となる。外部クロック入力端子４０からクロックが入力されると各フリップフロップ回路に保持された値は次段のフリップフロップ回路に伝播し、それが循環することでＭ進カウンタとして動作する。本実施例では、接続されるフリップフロップ回路間の間隔が段数に関係なく最大でも２倍以内であり、各フリップフロップ回路を接続する配線の配線長の差が最大でも２倍以内に収まる。従って、各配線遅延の差は２倍以内に収まる。
【００１５】
従来、Ｎ段（Ｎは４以上の整数）のフリップフロップ回路で構成されるリングカウンタの場合、各フリップフロップ回路を接続する配線の配線遅延においてＮ−１倍の遅延差が生じていたが、第３及び第４の実施例によれば、段数に関係なく最大でも２倍以内の差に収まる。よって、リングカウンタの各フリップフロップ回路の出力の位相差を従来よりも均等にすることができ、また、従来のリングカウンタは、配列両端のフリップフロップ回路を接続する配線の配線遅延が大きいために、動作速度を高くできなかったが、第３及び第４の実施例では、配線遅延がほぼ均等に分配することで配線１本当たりの最大遅延を従来のリングカウンタより小さくでき、リングカウンタの動作速度の高速化を実現できる。
【００１６】
第３及び第４の実施例においても、第１及び第２の実施例の場合と同様に各フリップフロップ回路間の配線を全て等しくすることが可能である。従って、従来の形態では、最長配線と最短配線の差が大きいため、各フリップフロップ回路を接続する配線長を均等にするためには配線長が非常に長くなり、最高動作周波数が極めて低くなってしまうが、第３及び第４の実施例によれば最長配線と最短配線の差が２倍以内と小さいため、最高動作周波数を大きく低下させることなく、各フリップフロップ回路を接続する配線遅延を均等にすることができる。従って、リングカウンタの各フリップフロップ回路の出力の位相差を均等にすることができ、均等な位相差を持つ高速な多相クロックを生成することができる。
【００１７】
図７及び図８は、第５及び第６の実施例であり、Ｍ段のフリップフロップ回路から成るＭ系列カウンタの空間的配置及び電気的接続を示している。図７の第５の実施例はフリップフロップ回路段数が奇数の場合であり、図７の第６の実施例はフリップフロップ回路段数が偶数の場合である。
第５及び第６の実施例の回路構成は、第３及び第４の実施例と基本的に同じであるが、Ｍ系列信号を生成する為に、２入力排他的論理和ゲート３０が新たに付け加えられる。該２入力排他的論理和ゲート３０の２つの入力端子に、Ｍ段のフリップフロップ回路の出力端と、所定のＭ系列信号により決まる特定の第ｐ段（ｐは１以上Ｍ−１以下の整数）のフリップフロップ回路の出力端と、が各々接続される。該２入力排他的論理和ゲート３０の出力端は初段のフリップフロップ回路の入力端に接続される。
【００１８】
従来のＭ系列カウンタにおいて、その配列両端のフリップフロップ回路を接続する最も大きな遅延を持つ配線に排他的論理和ゲートが挿入されるため、動作速度がその大きな遅延のために更に低下していた。しかし、第５及び第６の実施例では、Ｍ段のフリップフロップ回路の出力と排他的論理和をとる信号を出力するフリップフロップ回路の段数の値が、段数Ｍが奇数の場合の（Ｍ＋３）／２と、段数Ｍが偶数の場合のＭ／２＋１とを除く限り、最大配線遅延上を従来例よりも小さくすることができ、動作速度の高速化を実現できる。
【００１９】
【発明の効果】
以上のように、本発明によるパルス生成装置は、電気的接続とは異なった順序で空間的に配置された遅延回路（フリップフロップ回路を含む）を含んでいるので、ほぼ均等な位相差を有する多相のパルス列を出力する。更に、本発明によるパルス生成装置は、遅延回路（フリップフロップ回路を含む）の各々の間の配線を全て等しくすることにより、より均等な位相差を有する多相のパルス列を出力する。
【図面の簡単な説明】
【図１】従来技術を示すブロック図である。
【図２】第１の実施例であり、段数Ｍの値が奇数の場合の例として７段の場合のリングオシレータを示すブロック図である。
【図３】第２の実施例であり、段数Ｍの値が偶数の場合の例として６段の場合のリングオシレータを示すブロック図である。
【図４】第３の実施例であり、段数Ｍの値が奇数の場合のリングカウンタを示すブロック図である。
【図５】第４の実施例であり、段数Ｍの値が偶数の場合のリングカウンタを示すブロック図である。
【図６】第３及び第４の実施例における動作波形を示すタイムチャートである。
【図７】第５の実施例であり、段数Ｍの値が奇数の場合のＭ系列カウンタを示すブロック図である。
【図８】第６の実施例であり、段数Ｍの値が偶数の場合のＭ系列カウンタを示すブロック図である。
【符号の説明】
３０２入力排他的論理和ゲート
４０外部クロック入力端子
５０外部フリップフロップ回路設定信号入力端子

Claims

半導体基板上に所定の配列方向に沿って上流から下流に向かって空間的に配置され、且つ、初段からｉ段を経てＭ段（Ｍは４以上の整数）迄の電気的に縦続接続されたＭ個の遅延回路を含むパルス列生成装置であって、
前記Ｍ段の遅延回路の出力端が初段の遅延回路の入力端に接続され、
前記第ｉ段（ｉ≦Ｍ−１）の遅延回路の出力端が第「ｉ＋１」段の遅延回路の入力端に各々接続され、
第２段の遅延回路が前記初段の遅延回路に下流の方向において隣接して配置され、
Ｍが奇数の場合に、第ｉ段（２≦ｉ≦（Ｍ＋１）／２）の遅延回路に下流の方向において隣接して第「Ｍ−ｉ＋２」段の遅延回路が配置され、且つ、第ｉ段（（Ｍ＋５）／２≦ｉ≦Ｍ）の遅延回路に下流の方向において隣接して第「Ｍ−ｉ＋３」段の遅延回路が配置され、
Ｍが偶数の場合に、第ｉ段（２≦ｉ≦Ｍ／２）の遅延回路に下流の方向において隣接して第「Ｍ−ｉ＋２」段の遅延回路が配置され、且つ、第ｉ段（Ｍ／２＋２≦ｉ≦Ｍ）の遅延回路に下流の方向において隣接して第「Ｍ−ｉ＋３」段の遅延回路が配置されていることを特徴とするパルス列生成装置。
請求項１に記載のパルス列生成装置であって、前記Ｍ個の遅延回路の各々の間の出力端と入力端との配線が全て等配線長に等しく、
前記等配線長が、
Ｍが奇数の場合において、前記初段の遅延回路の出力端から前記第２段の遅延回路の入力端への配線と、前記第「（Ｍ＋１）／２」段の遅延回路の出力端から前記第「（Ｍ＋３）／２」段の遅延回路の入力端への配線と、を除外した各遅延回路間の出力端と入力端との間の各配線を最大限最短且つ等しくする配線長であり、
Ｍが偶数の場合において、前記初段の遅延回路の出力端から前記第２段の遅延回路の入力端への配線と、前記第「Ｍ／２＋１」段の遅延回路の出力端から前記第「Ｍ／２＋２」段の遅延回路の入力端への配線と、を除外した各遅延回路間の出力端と入力端との間の各配線を最大限最短且つ等しくする配線長であることを特徴とするパルス列生成装置。
請求項１又は請求項２に記載の何れか１のパルス列生成装置であって、前記Ｍ個の遅延回路の各々が等しい遅延量を有し、前記Ｍ個の遅延回路によりリングオシレータを構成することを特徴とするパルス列生成装置。
請求項１又は請求項２に記載の何れか１のパルス列生成装置であって、前記Ｍ個の遅延回路の各々が、同一のクロック信号により駆動されるＭ個のフリップフロップ回路の各々であり、前記Ｍ個のフリップフロップ回路によりリングカウンタを構成することを特徴とするパルス列生成装置。
請求項１に記載のパルス列生成装置であって、前記Ｍ個の遅延回路の各々が、同一のクロック信号により駆動されるＭ個のフリップフロップ回路の各々であり、前記Ｍ段のフリップフロップ回路の出力端が、初段のフリップフロップ回路への入力端に替えて、２入力端排他的論理和ゲートの１つの入力端に接続され、前記２入力端排他的論理和ゲートの他の入力端が、所定のＭ系列符号を発生するに必要な段数目のフリップフロップ回路の出力端に接続され、前記初段のフリップフロップの入力端が前記２入力端排他的論理和ゲートの出力端に接続され、Ｍ系列符号発生器を構成することを特徴とするパルス列生成装置。