WO2010113205A1 - 集積回路装置及び電子装置 - Google Patents

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WO2010113205A1
WO2010113205A1 PCT/JP2009/001471 JP2009001471W WO2010113205A1 WO 2010113205 A1 WO2010113205 A1 WO 2010113205A1 JP 2009001471 W JP2009001471 W JP 2009001471W WO 2010113205 A1 WO2010113205 A1 WO 2010113205A1
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data
output
input
clock
outputs
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PCT/JP2009/001471
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明文 武藤
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富士通株式会社
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    • G—PHYSICS
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    • G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
    • G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
    • G06F7/50—Adding; Subtracting
    • G06F7/505—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination
    • G06F7/509—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination for multiple operands, e.g. digital integrators
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
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    • G06F7/5095—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination for multiple operands, e.g. digital integrators word-serial, i.e. with an accumulator-register

Definitions

  • the present invention relates to an integrated circuit device and an electronic device including arithmetic circuits such as a cumulative adder and a step counter.
  • the accumulator or accumulator is frequently used in the field of digital signal processing such as general digital logic circuits or FFT (Fast Fourier Transform) and DFT (Digital Fourier Transform).
  • FFT Fast Fourier Transform
  • DFT Digital Fourier Transform
  • the cumulative adder is used to obtain a cumulative addition result of consecutive N pieces of data in data continuously input in synchronization with a clock.
  • step counters are frequently used in general digital logic circuits and the like.
  • the step counter is used to add or subtract a count value by a predetermined increment every time a clock is input.
  • a multiplier that is used in digital signal processing and has an accumulator circuit that inputs two input signals and obtains a multiplication output at high speed is known.
  • a plurality of arithmetic units provided in parallel, each of which performs processing such as accumulation, an interconnected pipeline memory that connects adjacent arithmetic units, a data selector that selectively applies input data to the arithmetic units, and a discrete Arithmetic processing devices that perform processing such as cosine transformation are known.
  • a parallel-serial converter that divides input parallel data based on a low-speed clock or the like to generate a plurality of divided data and performs parallel-serial conversion on the plurality of divided data based on a high-speed clock to generate serial data.
  • JP 63-086027 A Japanese Patent Laid-Open No. 06-292178 JP 2005-142650 A
  • the cumulative adder is used in the FFT and DFT for the cumulative addition operation of the real part / imaginary part data of the complex frequency component after multiplying the input data and the twiddle factor coefficient.
  • the step counter is used for generating an address signal of the twiddle factor table data stored in the ROM that is referred to during multiplication in FFT and DFT.
  • stream data processing For example, when several k to several tens of k pieces of data are continuously input and pipeline processing such as a cumulative adder cannot be performed, the stream data is synchronized with the operation for each data. It is required to be completed in one clock period in the clock that is present.
  • the disclosed integrated circuit device or electronic device includes an input circuit, a cumulative adder, and an output circuit.
  • the input circuit divides the data input in synchronization with the first clock into n groups (n is an integer of 2 or more) in the order of repetition, and outputs the data.
  • the cumulative adder includes n unit cumulative adders.
  • the n unit cumulative adders are provided corresponding to the n groups.
  • Each of the n unit cumulative adders outputs data corresponding to the unit cumulative adder output from the input circuit in synchronization with the second clock having a frequency 1 / n of the frequency of the first clock.
  • the accumulated value is output.
  • the output circuit adds the outputs of the n unit cumulative adders and outputs the result.
  • the disclosed integrated circuit device or electronic device includes an input circuit, a step counter, and an output circuit.
  • the input circuit outputs the input data and (n-1) values obtained by multiplying the input data by an integer from 2 to n (n is an integer of 2 or more).
  • the step counter outputs a value obtained by accumulating a value obtained by multiplying the input data output from the input circuit by n in synchronization with a second clock having a frequency 1 / n of the frequency of the first clock.
  • the output circuit includes (n ⁇ 1) adders, n registers, a selection circuit, and an output register.
  • the (n ⁇ 1) adders have a value obtained by multiplying the output of the step counter and the input data or the input data in the (n ⁇ 1) values output from the input circuit by 2 to (n ⁇ 1). Add to each other.
  • the n registers output the output of the step counter and the outputs of (n ⁇ 1) adders in synchronization with the second clock.
  • the selection circuit repeatedly selects the outputs of the n registers in the order set in synchronization with a selection signal formed based on the second clock.
  • the output register outputs the outputs of the n registers selected by the selection circuit in synchronization with the first clock.
  • the cumulative adder or step counter can be operated at a frequency lower than the frequency of the clock with which the data is synchronized, resulting in a required clock frequency. Even if the circuit is high and cannot be realized, an integrated circuit device or electronic device including a cumulative adder or step counter equivalent to a cumulative adder or step counter operating with a clock having a required frequency can be obtained.
  • FIG. 3 is an operation waveform diagram of the cumulative adder of FIG. 2. It is a figure which shows another example of a structure of a cumulative adder. It is a figure which shows another example of a structure of a cumulative adder. It is a figure which shows another example of a structure of a cumulative adder. It is a block diagram which shows an example of an integrated circuit device provided with a step counter. It is a figure which shows an example of a structure of a step counter.
  • FIG. 9 is an operation waveform diagram of the step counter of FIG. 8. It is a figure which shows another example of a structure of a step counter. It is a figure which shows a cumulative adder. It is a figure which shows a step counter. It is a figure explaining a step counter.
  • FIG. 11A shows an example of a cumulative adder
  • FIG. 11B shows an operation timing chart of the cumulative adder of FIG.
  • input data x i is continuously input to the input register 131 in synchronization with the clock signal CLK synchronized with the cycle of the input data.
  • the output Qout of the input register 131 is input to the adder 132 and the multiplexer 133.
  • the adder 132 adds the output Qout of the input register 131 and the cumulative addition result ACC i that is the output of the output register 134.
  • the multiplexer 133 selects and outputs one of the output of the input register 131 and the output of the adder 132. For example, the multiplexer 133 selects the output of the input register 131 when the LOAD signal at the start of the frame is active, and selects the output of the adder 132 when it is not active.
  • i 0, 1, 2,..., N ⁇ 1.
  • i indicates the i-th in the frame.
  • N is the frame length, that is, the total number of data in one frame.
  • x i is the i-th data in the frame.
  • FIG. 12A shows an example of a step counter
  • FIG. 13A shows an operation timing chart of the step counter of FIG.
  • the step counter in FIG. 12A uses a register with a synchronous reset function with the initial value of the step count being 0.
  • the register 161 is first reset by the synchronous reset signal RTS. As a result, the step counter output COUNT of the adder 162 is reset to zero.
  • i indicates the i-th in the frame.
  • N is the frame length, that is, the total number of data clocks in one frame.
  • COUNT i is the i-th count output.
  • FIG. 12B shows another example of the step counter
  • FIG. 13B shows an operation timing chart of the step counter of FIG.
  • the multiplexer 163 is provided to select the step count initial value.
  • the multiplexer 163 selects the step counter initial value signal N 0, in synchronization with the rising edge of the clock CLK, and outputs a step counter initial value data n 0 to the register 162.
  • i indicates the i-th in the frame.
  • N is the frame length, that is, the total number of data clocks in one frame.
  • COUNT i is the i-th count output.
  • the frequency of stream data is determined in advance by external factors. If the operating frequency when a circuit is configured with a certain device cannot satisfy the required frequency, a higher frequency device is selected. However, if there is no device that satisfies these specifications, the circuit cannot be realized. Also, a device with a high operating frequency is very expensive in terms of price.
  • the cumulative adder and step counter disclosed below operate in the same manner as the cumulative adder and step counter operating with the required clock at a frequency 1/2 to 1 / n of the required clock frequency. Is realized.
  • FIG. 1 shows an example of a configuration of an integrated circuit device including a cumulative adder.
  • the integrated circuit device 50 includes a pre-stage data calculation unit 51, a cumulative adder 52, a post-stage data calculation unit 53, a clock generation unit 54, and a control signal generation unit 55.
  • the pre-stage data calculation unit 51 inputs a data string including a plurality of data X i to the cumulative adder 52.
  • the cumulative adder 52 cumulatively adds the data string including the plurality of data X i input from the preceding data calculating unit 51 and inputs the result ACC i of the cumulative addition to the subsequent data calculating unit 53.
  • the post-stage data calculation unit 53 executes a calculation using the result ACC i of the cumulative addition.
  • the clock generation unit 54 generates a first clock CLK and a second clock CLKDIV2 and inputs them to the cumulative adder 52.
  • the control signal generation unit 55 generates a control signal LOAD and inputs it to the cumulative adder 52.
  • the integrated circuit device 50 is, for example, one semiconductor integrated circuit device (LSI). However, instead of the integrated circuit device 50, one electronic device may include the processing units 51 to 55. good. In other words, each of the processing units 51 to 55 may be realized by a plurality of semiconductor integrated circuit devices (LSIs) on one or a plurality of mounting substrates.
  • LSIs semiconductor integrated circuit devices
  • FIG. 2 is a diagram showing an example of the configuration of the cumulative adder.
  • the cumulative adder 2 includes two unit cumulative adders 3.
  • a plurality of data included in one data string is divided into two groups.
  • two unit accumulators are provided corresponding to the two groups.
  • each of the two groups is added in a separate unit cumulative adder 3.
  • the operation speed of the unit cumulative adder 3 can be reduced to 1 ⁇ 2 of the first clock CLK with which the data string is synchronized. Therefore, it can be said that the cumulative adder 52 of the integrated circuit device of FIG. 2 is a so-called 1: 2 pre-data interleaved cumulative adder.
  • the pre-data interleaving unit 1 is an input circuit, and outputs data input in synchronization with the first clock CLK in two groups in the order of repeated setting.
  • the predata interleaving unit 1 includes an input register 11 and a delay register 12. That is, the pre-data interleave unit 1 is composed of two stages of registers because a plurality of data is divided into two groups.
  • the first clock CLK is input to the input register 11 and the delay register 12. As a result, the input register 11 and the delay register 12 operate in synchronization with the first clock CLK.
  • the first clock CLK is a clock with which the data string is synchronized.
  • the input register 11 When the data X i is input to the terminal D, the input register 11 outputs this from the output terminal Q.
  • the output of the input register 11 is input to the delay register 12 and is input to the input register 31 of the unit cumulative adder 3 as odd data d-odd which is odd-numbered data. Therefore, the unit cumulative adder 3 corresponds to the odd data d-odd and also corresponds to the input register 11.
  • the delay register 12 When the data X i is input from the input register 11 to the terminal D, the delay register 12 outputs the data from the output terminal Q.
  • the output of the delay register 12 is input to the unit cumulative adder 3 as even-numbered data d-even which is even-numbered data. Therefore, the unit cumulative adder 3 corresponds to the even data d-even and also corresponds to the delay register 12.
  • the pre-data interleave unit 1 interleaves the plurality of data into the odd data d-odd and the even data d-even in time, and inputs the data to the corresponding unit cumulative adder 3.
  • Each unit accumulator 3 outputs a value obtained by accumulating the data corresponding to the unit accumulator 3 output from the pre-data interleave unit 1 in synchronization with the second clock CLKDIV2.
  • the unit cumulative adder 3 includes an input register 31, an adder 32, a multiplexer 33, and an output register 34.
  • the second clock CLKDIV2 is input to the input register 31 and the output register 34.
  • the second clock CLKDIV2 has a cycle twice that of the first clock CLK with which the data string is synchronized.
  • the adder 32 and the multiplexer 33 form and output a signal corresponding to the input.
  • the multiplexer 33 is initialized by the load signal LOAD.
  • the input register 31 When the corresponding data from the delay register 12 is input to the terminal D, the input register 31 outputs it from the output terminal Q.
  • the output of the input register 31 is input to the input terminal b of the adder 32 and input to the terminal D 1 of the multiplexer 33.
  • the adder 32 When data is input from the input register 31 and the output register 34, the adder 32 receives a value input from the input register 31 to the input terminal b, and a value input in a feedback manner from the output register 34 to the input terminal a. Are added and output from the output terminal s. The output of the adder 32 is input to the terminal D0 of the multiplexer 33.
  • the multiplexer 33 selects either the output of the adder 32 input to the terminal D0 or the output of the input register 31 input to the terminal D1 according to the load signal LOAD, and outputs it from the output terminal Y.
  • the output of the multiplexer 33 is input to the terminal D of the output register 34.
  • the load signal LOAD is input to the S terminal.
  • the multiplexer 33 selectively outputs the output of the input register 31 input to the terminal D1 when the load signal LOAD is at a high level, and the addition input to the terminal D0 when the load signal LOAD is at a low level.
  • the output of the device 32 is selectively output.
  • a control signal defining the frame is a period of the addition of a data string including a plurality of data X i. It is assumed that continuously input data is a frame, and one frame includes N consecutive data (data strings). There may or may not be free time between frames, but this is not the case here.
  • the period from the application of the first load signal LOAD to the application of the next load signal LOAD is a period in which the result ACC i of the cumulative addition for a plurality of data X i is to be calculated.
  • the load signal LOAD (high level signal) is supplied at a set timing with respect to the first clock CLK with which the data string is synchronized.
  • the output register 34 When the data from the multiplexer 33 is input to the terminal D, the output register 34 outputs the data from the output terminal Q.
  • the output of the output register 34 is input to a corresponding input terminal of the adder 41 of the post-pipeline adder 4, that is, the terminal a or b.
  • the unit cumulative adder 3 calculates the result of cumulative addition for either one of the corresponding odd data d-odd or even data d-even, and adds the adder 41 of the post-pipeline adder 4. Input to the corresponding input terminal.
  • the post-pipeline adder 4 is an output circuit that adds the outputs of the two unit accumulators 3 and outputs the result.
  • the post-pipeline adder 4 includes an adder 41 and an output register 42.
  • the adder 41 is provided with two input terminals a and b because two unit cumulative adders 3 are provided as a result of dividing a plurality of data into two groups.
  • the output register 42 receives the second clock CLKDIV2. Thereby, the output register 42 operates in synchronization with the second clock CLKDIV2.
  • the adder 41 When data is input from the two unit cumulative adders 3, the adder 41 adds two values input from these and outputs from the output terminal s.
  • the output of the adder 41 is input to the terminal D of the output register 42.
  • the output register 42 When the data is input from the adder 41 to the terminal D, the output register 42 outputs the data from the output terminal Q as the result ACC i of the cumulative addition.
  • the post pipeline adder unit 4 further adds the result of the cumulative addition for each of the odd data d-odd and even data d-the even, eventually, the data string including a plurality of data X i ACC i is obtained as a result of the cumulative addition of.
  • FIG. 3 is an operation timing chart of the cumulative adder 52 of FIG.
  • a data string including a plurality of data X i is input to the input register 11 in synchronization with the first clock CLK.
  • the input register 11 takes in the input data X 0 in synchronization with the first clock CLK, and outputs it in synchronization with the first clock CLK of the next (Indicated as “input register Q”).
  • Delay register 12 takes in the data X 0 which is input from the input register 11 in synchronization with the first clock CLK, and outputs in synchronization with the first clock CLK of the next (the "delay register Q" Notation).
  • input register 31 takes in synchronization data X 0 input from the delay register 12 to the second clock CLKDIV2, the second clock so the following CLKDIV2 (Indicated as “even register Q”).
  • the cycle of the second clock CLKDIV2 is equal to the length of one cycle of the first clock CLK with which the data string is synchronized, and the unit cumulative adder 3 included in the cumulative adder 2 is included. , That is, a value obtained by multiplying 2 in the example of FIG. That is, the second clock CLKDIV2 has a frequency that is 1 ⁇ 2 times the frequency of the first clock CLK.
  • the input register 31 as shown in FIG. 3, the period until the output of the next data X 2, i.e., the period of the first clock CLK 2 during the multiple of the period, and outputs the data X 0.
  • input register 31 takes in synchronization with data X 1 inputted from the input register 11 to the second clock CLKDIV2, the second clock so the following CLKDIV2 Are output to the output terminal Q (denoted as “odd register Q”).
  • the input register 31 as shown in FIG. 3, the period until the output of the next data X 3, i.e., the period of the first clock CLK 2 times the period, and outputs the data X 1.
  • the timing of the delay register 12 outputs data X 0 the input register 11 is the same as the timing for outputting the data X 1. Therefore, the even register Q and the odd register Q output data X 0 and X 1 at the same timing, respectively.
  • the load signal LOAD (high level) is input to the multiplexer 33 at the timing when the delay register 12 outputs the data X0 as the “delay register Q”. Thereby, the multiplexer 33 outputs the even register Q or the odd register Q from the input register 31 in synchronization with the load signal LOAD (high level).
  • the output register 34 takes in the data X 0 or X 1 input from the corresponding multiplexer 33 in synchronization with the second clock CLKDIV2, and synchronizes with the next second clock CLKDIV2. , Output to the output terminal Q.
  • the output of the output register 34 of the unit cumulative adder 3 corresponding to the delay register 12 is expressed as “even cumulative register Q”, and the output of the output register 34 of the unit cumulative adder 3 corresponding to the input register 11 is It is written as “odd cumulative register Q”.
  • the adder 41 adds the outputs of the two output registers 34 and outputs the result.
  • the output register 42 takes in the output of the adder 41 in synchronization with the second clock CLKDIV2, and outputs it in synchronization with the next second clock CLKDIV2.
  • the cumulative adder 2A includes n unit cumulative adders 3.
  • a plurality of data included in one data string is divided into n groups.
  • n unit accumulators are provided corresponding to n groups.
  • each of the n groups is added in a separate unit cumulative adder 3.
  • the operation speed of the unit cumulative adder 3 can be set to 1 / n of the first clock CLK with which the data string is synchronized. Therefore, it can be said that the cumulative adder 52A of FIG. 4 is a so-called 1: n pre-data interleaved cumulative adder.
  • the pre-data interleave unit 1A divides the data input in synchronization with the first clock CLK into n groups (n is an integer of 3 or more) in the repeated order and outputs the data.
  • the pre-data interleaving unit 1 includes n registers 13 as shown in FIG.
  • the n registers 13 may be considered, for example, as one input register 13 and (n ⁇ 1) delay registers 13. That is, the pre-data interleaving unit 1 is composed of n stages of registers because a plurality of data is divided into n groups.
  • the pre-data interleaving unit 1A including n registers 13 interleaves a plurality of data into n groups of data d_0, d_1,.
  • each of the n unit cumulative adders 3 cumulatively adds the data corresponding to the unit cumulative adder 3 output from the pre-data interleave unit 1 in synchronization with the second clock CLKDIVn. Output the value.
  • the second clock CLKDIVn has a 1 / n frequency of the first clock CLK with which the data string is synchronized.
  • the unit accumulator 3 calculates partial accumulative addition results ACC_0, ACC_1,... ACC_n-1 for any one of the corresponding data d_0, d_1,. Then, the data is input to the corresponding input terminal of the adder 41 of the post-pipeline adder 4.
  • the post-pipeline adder 4 adds the outputs of the n unit cumulative adders 3 and outputs the result.
  • the post-pipeline adder 4 includes a plurality of adders 43, 45, 47, 49 and a plurality of registers 44, 46, 48, 410 connected as shown in FIG.
  • the adder 43 to which ACC — 0 and ACC — 1 are input as a result of the partial cumulative addition adds them and inputs them to the register 44.
  • the adder 43 to which the partial accumulative addition results ACC_2 and ACC_3 are input adds them and inputs them to the register 44.
  • the outputs of the two registers 44 are added by an adder 45.
  • the above processing is performed on the results ACC_0 to ACC_n of all partial cumulative additions in the post-pipeline adding unit 4.
  • the sum of the results of the four partial cumulative additions is obtained by adding the results of the two partial cumulative additions, and by repeating this, the result of all the partial cumulative additions ACC_0 Calculate the sum of ACC_n ⁇ 1.
  • the post-pipeline addition unit 4 further adds the cumulative addition results ACC_0 to ACC_n ⁇ 1 for the data d_0 to d_n ⁇ 1, and finally accumulates the data string including the plurality of data X i. As a result of addition, ACC i is obtained.
  • FIG. 7 illustrates an example of a configuration of an integrated circuit device including a step counter.
  • the integrated circuit device 50 includes a pre-stage data calculation unit 56, a step counter 57, a post-stage data calculation unit 58, a clock generation unit 59, and a control signal generation unit 510.
  • Front data calculating unit 56, the data N s, is input to the step counter 57.
  • Data N s is a step count update data, for example, a fixed value n s.
  • the step counter 57 adds an increment based on the count value to the data input from the preceding data calculation unit 56 and inputs the calculation result COUNT i to the subsequent data calculation unit 58.
  • the post-stage data calculation unit 58 executes a calculation using the calculation result COUNT i .
  • the clock generator 59 generates a first clock CLK and a second clock CLKDIV2 and inputs them to the step counter 57.
  • the control signal generator 510 generates a control signal RST and inputs it to the step counter 57.
  • the integrated circuit device 50 is, for example, one semiconductor integrated circuit device (LSI). However, instead of the integrated circuit device 50, one electronic device may include the processing units 56 to 510. good. In other words, each of the processing units 56 to 510 may be realized by a plurality of semiconductor integrated circuit devices (LSIs) on one or a plurality of mounting substrates.
  • LSIs semiconductor integrated circuit devices
  • FIG. 8 is a diagram showing an example of the configuration of the step counter.
  • step counter 6 operates the n times i.e. twice the value of the input data N s Step count increment.
  • step counter 6 in order to interpolate data between increment values that cannot be obtained by the output of the step counter 6, (n-1), that is, one computing unit 51 is provided in the pre-data processing unit 5, and The post-interleave data processing unit 7 is provided with (n ⁇ 1), that is, one adder 71 and n, that is, two registers 72 and 73.
  • the adder 71 adds the input data N s to the output value of the step counter 6 to create interpolation data.
  • the interpolation data alone can not be obtained step count output of step counter 6, separately obtained in the post-interleaving data processing unit 7, to obtain whole step count of the step count increment and N s as a whole Is possible.
  • the operation speed of the step counter 6 itself can be 1 ⁇ 2 of the first clock CLK with which the step count is synchronized. Therefore, it can be said that the step counter 57 of the integrated circuit device of FIG. 8 is a so-called 1: 2 pre-data interleave type step counter.
  • the pre-data processing unit 5 is an input circuit, and outputs a single value obtained by doubling the input data that has been input.
  • the pre-data processing unit 5 includes one computing unit 51. That is, the pre-data processing unit 5, the output of the increment step counter 6 is calculated using two times the value of the input data N s, by one operation unit 51 for doubling operation input data Composed. Calculator 51, the data N s is input, and outputs this to twice the value.
  • the output of the computing unit 51 is input to the adder 61 of the step counter 6.
  • the input data N s is input to the input terminal b of the adder 71 of the post-interleaving data processing unit 7. It may be considered that the input data N s is input to the post-interleave data processing unit 7 by the pre-data processing unit 5.
  • the pre-data processing unit 5 outputs the input data and (n ⁇ 1) values obtained by multiplying the input data by an integer from 2 to n (n is an integer of 2 or more).
  • Step counter 6 twice the value of the input data N s, in synchronization with the second clock CLKDIV2, outputs a value obtained by accumulating.
  • the step counter 6 includes an adder 61 and an output register 62.
  • the value obtained by doubling the input data N s is a single value that is output from the pre-data processing unit 5 input circuit.
  • the second clock CLKDIV2 is half the frequency of the first clock.
  • a second clock CLKDIV2 is input to the output register 62.
  • the output register 62 operates in synchronization with the second clock CLKDIV2.
  • the adder 61 When data is input from the arithmetic unit 51 and the output register 62, the adder 61 receives a value obtained by doubling the input data from the arithmetic unit 51 and is input to the input terminal b, and from the output register 62 to the input terminal a. The feedback input value is added and output from the output terminal s. The output of the adder 61 is input to the terminal D of the output register 62.
  • the output register 62 outputs the output of the adder 61 input to the terminal D from the output terminal Q.
  • the reset signal RST is input to the RST terminal of the output register 62. For example, when the reset signal RST is at a high level, the output register 62 resets an output to be output to the terminal Q.
  • the reset signal RST is a control signal defining a reference to, as described later, the increment of the input data N s is a period in which the step counting frame to FIG. That is, the period from the application of the first reset signal RST to the next application of the reset signal RST, the increment of the input data N s is a period for the step count.
  • the reset signal RST (high level signal) is supplied at a set timing with respect to the first clock CLK with which the data string is synchronized.
  • the output register 62 When the data from the adder 61 is input to the terminal D, the output register 62 outputs the data from the output terminal Q.
  • the output of the output register 62 is input to the input terminal a of the adder 71 and the terminal D of the register 72 in the post-interleave data processing unit 7.
  • the step counter 6 calculates the result of the cumulative addition of the values obtained by doubling the input data N s, it is input to the adder 71 and a register 72.
  • Post interleave data processing unit 7 an output circuit, the input data N s, the input data N s twice the value by adding the value obtained by cumulative addition of the outputs.
  • the post-interleave data processing unit 7 includes one adder 71, two registers 72 and 73, a selection circuit 74, an inverter 75, and an output register 76.
  • the adder 71 includes two input terminals a and b.
  • the adder 71 the data is input to the input terminals a and b, adds the input and output data N s of the output register 62 of the step counter 6.
  • the adder 71 outputs the addition result from the output terminal s.
  • the output of the adder 71 is input to the terminal D of the register 73.
  • the second clock CLKDIV2 is input to the registers 72 and 73.
  • the output registers 72 and 73 operate in synchronization with the second clock CLKDIV2.
  • the register 72 outputs the output of the step counter 6 to the output terminal Q in synchronization with the second clock CLKDIV2.
  • the output of the register 72 is input to the terminal 0 of the multiplexer 74 which is a selection circuit.
  • the register 73 outputs the output of the adder 71 to the output terminal Q in synchronization with the second clock CLKDIV2.
  • the output of the register 73 is input to the terminal 1 of the multiplexer 74.
  • the selection circuit is a multiplexer 74, for example.
  • the multiplexer 74 selects the outputs of the two registers 72 and 73 in the order set repeatedly, and outputs them to the output terminal Y in synchronization with the selection signal.
  • the selection signal is formed by the inverter 75 based on the second clock. Therefore, the selection signal is an inverted signal of the second clock CLKDIV2.
  • the selection signal is input to the terminal S of the multiplexer 74.
  • the output register 76 receives the first clock CLK. As a result, the output register 76 operates in synchronization with the first clock CLK. The output register 76 outputs the output of one of the two registers 72 and 73 selected by the multiplexer 74 to the output terminal Q in synchronization with the first clock. This is the step count value COUNT i .
  • FIG. 9 is an operation timing chart of the step counter 57 of FIG.
  • input data N s (expressed as “N s ”) whose value is ns is input to the computing unit 51.
  • the computing unit 51 outputs a value n s * 2 obtained by doubling the input data N s (denoted as “SLL ⁇ 1”).
  • the adder 61 outputs a value obtained by adding the value n s * 2 input from the calculator 51 and the current count value of the output register 62 of the step counter 6 (denoted as “2N s ADDER”). ).
  • the output register 62 when the reset signal RST (high level) is input to the output register 62, the output register 62 resets the output to be output to the output terminal Q, that is, 0. Further, the output register 62 takes in the addition result of the value n s * 2 input from the computing unit 51 in synchronization with the second clock CLKDIV2 and the current count value of the output register 62 of the step counter 6 to obtain the next The addition result is output in synchronization with the second clock CLKDIV2 (denoted as “register output”).
  • the register 72 takes in the value input from the output register 62 in synchronization with the second clock CLKDIV2, and outputs the value in synchronization with the next second clock CLKDIV2 (denoted as “register 1 output”). ). For example, the register 72 first outputs “0”, and then outputs n s * 2.
  • the adder 71 compares the value input from the output register 62, adds the input data N s, and outputs to the output terminal s. In response to this, the register 73 takes in the value input from the adder 71 in synchronization with the second clock CLKDIV2, and outputs the value in synchronization with the next second clock CLKDIV2. 2 output "). For example, the register 73 outputs n s first, and then outputs n s + n s * 2.
  • the multiplexer 74 to which the outputs of the registers 72 and 73 are inputted selects and outputs one of the outputs of the registers 72 and 73 in synchronization with the selection signal.
  • the selection signal is an inverted signal of the second clock CLKDIV2
  • the output of the multiplexer 74 is switched from the output of the register 72 to the output of the register 73 in the middle of one clock of the second clock CLKDIV2. Accordingly, the multiplexer 74 alternately outputs the output of the register 72 and the output of the register 73 to the output terminal Y (denoted as “multiplexer output”).
  • the first step count data which is updated output in synchronization with the clock CLK can be obtained to a step count update value n s that.
  • FIG. 10 is a diagram illustrating another example of the configuration of the step counter.
  • 10 includes a pre-data processing unit 5A, a step counter 6, and a post-interleave data processing unit 7A.
  • step counter 6 operates the n times the input data N s Step count increment.
  • (n-1) computing units 52 are provided in the pre-data processing unit 5A, and post-interleaving is performed.
  • the data processing unit 7A is provided with (n ⁇ 1) adders 77 and n registers 78. To create a (n-1) pieces of data n times the N s for increment interpolation and the step counter 6 from 2 to each calculator 52 is input data N s of the pre-data processing unit 5A.
  • each of the (n-1) adders 77 adds interpolation data corresponding to the output value of the step counter 6 to obtain the interpolation data. create.
  • step count interpolation data that cannot be obtained only by the output of the step counter 6 is obtained separately in the post-interleave data processing section 7A.
  • the operation speed of the step counter 6 can be set to 1 / n of the first clock CLK with which the step count is synchronized. Therefore, it can be said that the step counter 57A of the integrated circuit device of FIG. 10 is a so-called 1: n pre-data interleave type step counter.
  • the pre-data processing unit 5A outputs n values obtained by multiplying input data N s by 2 to n.
  • the pre-data processing unit 5A includes (n ⁇ 1) computing units 52. That is, the pre-data processing unit 5A, since the increment of the output of the step counter 6 is calculated using the values of n times twice the input data N s, performs n multiply operation input data from the 2-fold ( It is composed of n-1) computing units 52. Each of the arithmetic unit 52, the data N s is input, and outputs a 2-fold ⁇ n times value.
  • the output of the arithmetic unit 52 for outputting n times the data in the input data N s is input to the adder 61 of the step counter 6.
  • the input data N s and the output of the computing unit 52 that outputs data of 2 to (n ⁇ 1) times the input data N s are respectively added to the corresponding adder 77 in the post-interleave data processing unit 7A. Is input.
  • each of the adders 77 cumulatively adds the data obtained by multiplying the input data output from the step counter 6 by n times, and the input data N s or the input data ns twice to (n ⁇ 1) times the data. Is added to the output of the arithmetic unit 52 that outputs the signal to the corresponding register 78. The output of the step counter 6 is also input to the corresponding register 78.
  • N s as an input signal and n s as its data value are used synonymously.
  • the outputs COUNT_0 to COUNT_ (n ⁇ 1) of these registers 78 are input to the multiplexer 79.
  • the multiplexer 79 selects and outputs the outputs COUNT_0 to COUNT_ (n ⁇ 1) in this order based on the select signal from the select signal generator 710.
  • the output register 711 outputs the register 78 outputs COUNT_0 to COUNT_ (n ⁇ 1) selected by the multiplexer 79 to the output terminal Q in synchronization with the first clock. This is the step count value COUNT i .
  • the present invention can be applied to operations having the same properties and regularity as the cumulative addition or step count.
  • Property 1 is that it is independent of the order of the data.
  • x i, 0 , x i, 1 , x i, 2 , x i, 3 , ..., x i, N-2 , x i, N-1 are x 0 , x 1 , x 2 , x 3 ,..., X N ⁇ 2 , x N ⁇ 1 permutation (ie, the order is changed).
  • Property 2 is that when the data is divided into two or more sets, the final calculation result is equal to the calculation result of the calculation result for each group. In addition, the output that is finally required is one, and the intermediate operation result is not necessarily required.
  • y n1 f (x n1,0 , x n1,1 , x n1,2 , x n1,3 , ..., x n1, N 1-2 , x n1, N1-1 )
  • y n2 f (x n2,0 , x n2,1 , x n2,2 , x n2,3 , ..., x n2, N2-2 , x n2, N2-1 )
  • y n3 ⁇ ⁇ ⁇ ⁇
  • y n f (y n1 , y n2 , y n3 , ⁇ ⁇ ⁇ ⁇ ) It is to be.
  • the present invention can be applied to any operation having the same properties and regularity as the cumulative adder in which the above properties 1 and 2 are established.
  • the calculation is f
  • the output data is y n
  • the initial value is y 0
  • the time series is 0, 1,... N ⁇ 1.
  • the following property 1 and property 2 are considered.
  • Property 1 is a recurrence relation between output data.
  • f 2 is to repeat the same operation f twice
  • f n1 is to repeat the same operation f n1 times.
  • the present invention can be applied to any operation having the same properties and regularity as the step counter in which the above property 1 is established.

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Abstract

　入力回路は、第１のクロックに同期して入力されたデータを、繰り返し設定された順にｎ（ｎは２以上の整数）個のグループに分けて出力する。累積加算器は、ｎ個のグループに対応して設けられるｎ個の単位累積加算器を備える。単位累積加算器は、第１のクロックの周波数の１／ｎの周波数である第２のクロックに同期して、入力回路から出力された単位累積加算器に対応するデータを累積加算した値を出力する。出力回路は、ｎ個の単位累積加算器の各々の出力を加算して出力する。

Description

集積回路装置及び電子装置
　本発明は、累積加算器、ステップカウンタ等の演算回路を備える集積回路装置及び電子装置に関する。
  累積加算器即ちアキュームレータは、一般的なデジタル論理回路、又は、ＦＦＴ（高速フーリエ変換）及びＤＦＴ（デジタルフーリエ変換）等のデジタル信号処理の分野において、多用される。例えば、累積加算器は、クロックに同期して連続的に入力されるデータにおける、連続したＮ個のデータの累積加算結果を求めるために用いられる。
  また、ステップカウンタは、一般的なデジタル論理回路等において、多用される。例えば、ステップカウンタは、クロックが入力される毎にカウント値を所定の増分値だけ加算又は減算するために用いられる。
　デジタル信号処理において使用する乗算器であって、２つの入力信号を入力し、乗算出力を高速で得るようにする、アキュームレータ回路を備えた乗算器が知られている。
　また、各々が累積等の処理を行う複数の並列に設けられた演算ユニット、隣接する演算ユニットを接続する相互接続パイプラインメモリ、演算ユニットに入力データを選択的に印可するデータセレクタを備え、離散コサイン変換等の処理を行う演算処理装置が知られている。
　また、低速クロック等に基づいて入力パラレルデータを分割して複数の分割データを生成し、高速クロックに基づいて複数の分割データをパラレル－シリアル変換してシリアルデータを生成するパラレル－シリアル変換器が知られている。
特開昭６３－０８６０２７号公報 特開平０６－２９２１７８号公報 特開２００５－１４２６５０号公報
　例えば、累積加算器は、ＦＦＴ及びＤＦＴにおいて、入力データと回転因子係数を乗じた後の複素周波数成分の実部・虚部データの累積加算演算の際に使用される。また、ステップカウンタは、ＦＦＴ及びＤＦＴにおいて、乗算の際に参照するＲＯＭに格納された回転因子係数テーブルデータのアドレス信号発生のために使用される。
　一方、ＦＦＴ及びＤＦＴにおいては、クロックに同期して、複数のデジタルデータが連続的に入力される。複数のデジタルデータが連続的に入力されるデータはストリームデータと言われ、ストリームデータの処理はストリームデータ処理と言われる。ストリームデータ処理においては、たとえば数ｋ～数１０ｋ個のデータが連続的に入力され、累積加算器のようなパイプライン処理ができない場合には、各々のデータについての演算を、ストリームデータが同期しているクロックにおける１個のクロック周期において、完了することが必要とされる。
　本発明は、データが同期しているクロックの周波数よりも低い周波数で動作することが可能な累積加算器又はステップカウンタを備える集積回路装置又は電子装置を提供することを目的とする。
　開示される集積回路装置又は電子装置は、入力回路と、累積加算器と、出力回路とを備える。入力回路は、第１のクロックに同期して入力されたデータを、繰り返し設定された順にｎ（ｎは２以上の整数）個のグループに分けて出力する。累積加算器はｎ個の単位累積加算器を備える。ｎ個の単位累積加算器はｎ個のグループに対応して設けられる。ｎ個の単位累積加算器は、各々、第１のクロックの周波数の１／ｎの周波数である第２のクロックに同期して、入力回路から出力された当該単位累積加算器に対応するデータを累積加算した値を出力する。出力回路は、ｎ個の単位累積加算器の各々の出力を加算して出力する。
　開示される集積回路装置又は電子装置は、入力回路と、ステップカウンタと、出力回路とを備える。入力回路は、入力された入力データと、入力データを２からｎ（ｎは２以上の整数）までの整数倍した（ｎ－１）個の値とを出力する。ステップカウンタは、入力回路から出力された入力データをｎ倍した値を、第１のクロックの周波数の１／ｎの周波数である第２のクロックに同期して、累積加算した値を出力する。出力回路は、（ｎ－１）個の加算器と、ｎ個のレジスタと、選択回路と、出力レジスタとを備える。（ｎ－１）個の加算器は、ステップカウンタの出力と入力データ又は入力回路から出力された（ｎ－１）個の値の中の入力データを２から（ｎ－１）倍した値の各々とを加算する。ｎ個のレジスタは、第２のクロックに同期して、ステップカウンタの出力及び（ｎ－１）個の加算器の出力を出力する。選択回路は、第２のクロックに基づいて形成された選択信号に同期して、ｎ個のレジスタの出力を繰り返し設定された順に選択する。出力レジスタは、第１のクロックに同期して、選択回路により選択されたｎ個のレジスタの出力を出力する。
　開示される集積回路装置又は電子装置によれば、累積加算器又はステップカウンタを、データが同期しているクロックの周波数よりも低い周波数で動作させることができ、この結果、求められるクロックの周波数が高くて実現不可能な回路であっても、求められる周波数のクロックで動作する累積加算器又はステップカウンタと同等の累積加算器又はステップカウンタを備える集積回路装置又は電子装置を得ることができる。
累積加算器を備える集積回路装置の構成の一例を示す図である。 累積加算器の構成の一例を示す図である。 図２の累積加算器の動作波形図である。 累積加算器の構成の他の一例を示す図である。 累積加算器の構成の他の一例を示す図である。 累積加算器の構成の他の一例を示す図である。 ステップカウンタを備える集積回路装置の一例を示す構成図である。 ステップカウンタの構成の一例を示す図である。 図８のステップカウンタの動作波形図である。 ステップカウンタの構成の他の一例を示す図である。 累積加算器を示す図である。 ステップカウンタを示す図である。 ステップカウンタを説明する図である。
符号の説明
　　１　　プリデータインターリーブ部
　　２　　累積加算器
　　３　　単位累積加算器
　　４　　ポストパイプライン加算部
　　５　　プリデータ処理部
　　６　　ステップカウンタ
　　７　　ポストインターリーブデータ処理部
　　５０　　集積回路装置
　　５１　　前段データ演算部
　　５２　　累積加算器
　　５３　　後段データ演算部
　　５４　　クロック生成部
　　５５　　制御信号生成部
　　５６　　前段データ演算部
　　５７　　ステップカウンタ
　　５８　　後段データ演算部
　　５９　　クロック生成部
　　５１０　　制御信号生成部
　図１１（Ａ）は、累積加算器の一例を示し、図１１（Ｂ）は、図１１（Ａ）の累積加算器の動作タイミングチャートを示す。
　図１１（Ａ）及び図１１（Ｂ）の累積加算器において、入力レジスタ１３１には、入力データの周期に同期したクロック信号ＣＬＫに同期して、入力データｘｉが連続して入力される。入力レジスタ１３１の出力Ｑｏｕｔは、加算器１３２及びマルチプレクサ１３３に入力される。加算器１３２は、入力レジスタ１３１の出力Ｑｏｕｔと、出力レジスタ１３４の出力である累積加算結果ＡＣＣｉとを加算する。
　マルチプレクサ１３３は、入力レジスタ１３１の出力又は加算器１３２の出力の一方を選択して出力する。例えば、マルチプレクサ１３３は、フレーム開始時のＬＯＡＤ信号がアクティブの場合には、入力レジスタ１３１の出力を選択し、アクティブでない場合には、加算器１３２の出力を選択する。出力レジスタ１３４は、２クロック分のレイテンシで、フレームの開始から最後まで、逐次、式１で示す累積加算結果を出力する。この結果、フレームの最後には、フレーム内のデータの全累積加算結果が得られる。即ち、
ＡＣＣｉ＝Σｘｎ　　　　（ｎは０から（ｉ－１）まで）・・・（式１）
である。
　ここで、ｉは、i = 0,1,2,・・・,N-1である。ｉは、フレーム内のｉ番目を示す。Ｎは、フレーム長、即ち、１フレーム内のデータの総数である。ｘｉは、フレーム内のｉ番目のデータである。ＡＣＣｉは、フレーム内データのｉ番目までの総和である。従って、ｉ＝Ｎ－１のときに、フレーム内全データの累積加算値となる。
　図１２（Ａ）は、ステップカウンタの一例を示し、図１３（Ａ）は、図１２（Ａ）のステップカウンタの動作タイミングチャートを示す。
　図１２（Ａ）のステップカウンタは、ステップカウントの初期値を０として、同期式リセット機能つきのレジスタを使用する。
  レジスタ１６１は、最初に同期式リセット信号ＲＴＳによりリセットされる。これにより、加算器１６２のステップカウンタ出力ＣＯＵＮＴは、０にリセットされる。加算器１６２は、この値にステップカウント増分信号Ｎｓの増分値ｎｓを加算して、その結果をクロックＣＬＫの立ち上がりに同期して、レジスタ１６２に出力する。以後、同様にしてステップカウント値の更新を繰り返す。この結果、ステップカウント出力が得られる。即ち、
ＣＯＵＮＴｉ＝ｎｓ＊ｉ　　　　(i = 0,1,2, ・・・,N-1) ・・・（式２）
である。ここで、ｉは、フレーム内のｉ番目を示す。Ｎは、フレーム長、即ち、１フレーム内のデータクロックの総数である。ＣＯＵＮＴｉは、ｉ番目のカウント出力である。
　　図１２（Ｂ）は、ステップカウンタの他の一例を示し、図１３（Ｂ）は、図１２（Ｂ）のステップカウンタの動作タイミングチャートを示す。
　図１２（Ｂ）のステップカウンタは、ステップカウントの初期値として任意の値をロードできるようにした例である。即ち、ステップカウント初期値を選択するために、マルチプレクサ１６３が設けられる。
  ＬＯＡＤ信号がアクティブの場合、マルチプレクサ１６３は、ステップカウンタ初期値信号Ｎ０を選択し、クロックＣＬＫの立ち上がりに同期して、レジスタ１６２にステップカウンタ初期値データｎ０を出力する。
  以後は、ＬＯＡＤ信号が非アクティブとなり、マルチプレクサ１６３は、加算器１６１の出力Ｓを選択する。これにより、出力レジスタ１６２は、図１２（Ａ）の場合と同様にして、ステップカウント値ＣＯＵＮＴの更新を繰り返す。この結果、ステップカウント出力が得られる。即ち、
ＣＯＵＮＴｉ＝ｎ０＋ｎｓ＊ｉ　　　　　(i = 0,1,2, ・・・,N-1) ・・・（式３）
である。ここで、ｉは、フレーム内のｉ番目を示す。Ｎは、フレーム長、即ち、１フレーム内のデータクロックの総数である。ＣＯＵＮＴｉは、ｉ番目のカウント出力である。
　このような累積加算器又はステップカウンタの場合、累積加算器又はステップカウンタのビット数が大きくなると、演算遅延時間が大きくなり、無視できなくなる。例えば、ストリームデータの周波数にあわせて、１クロックの周期内で所定の演算を行なうことができなくなる。
　具体的には、レジスタ１３４及び１６２からの帰還的な入力（フィードバックループ）により、ある周波数以上になると所定の演算を行なうことができなくなる。このように、累積加算器やステップカウンタにはフィードバックループがあるため、パイプライン処理によって段階的に演算することができない。
　通常、ストリームデータの周波数は外部的な要因によりあらかじめ決定される。あるデバイスで回路を構成した場合の動作周波数が必要な周波数を満たすことができない場合には、より高い周波数のデバイスを選択することとなる。しかし、このような仕様を満たすデバイスがない場合には、その回路は実現できない。また、動作周波数の高いデバイスは、価格の面でもまた非常に高価である。
　以下に開示される累積加算器及びステップカウンタは、必要とされるクロックの周波数の１／２～１／ｎの周波数により、必要とされるクロックで動作する累積加算器及びステップカウンタと同等の動作を実現する。
　（第１の実施態様）
　図１は、累積加算器を備える集積回路装置の構成の一例を示す。
　集積回路装置５０は、前段データ演算部５１と、累積加算器５２と、後段データ演算部５３と、クロック生成部５４と、制御信号生成部５５とを備える。
　前段データ演算部５１は、複数のデータＸｉを含むデータ列を、累積加算器５２に入力する。累積加算器５２は、前段データ演算部５１から入力された複数のデータＸｉを含むデータ列を累積加算して、その累積加算の結果ＡＣＣｉを、後段データ演算部５３に入力する。後段データ演算部５３は、累積加算の結果ＡＣＣｉを用いた演算を実行する。ク
ロック生成部５４は、第１のクロックＣＬＫと第２のクロックＣＬＫＤＩＶ２とを生成して、累積加算器５２に入力する。制御信号生成部５５は、制御信号ＬＯＡＤを生成して、累積加算器５２に入力する。
　なお、集積回路装置５０は、例えば１個の半導体集積回路装置（ＬＳＩ）であるが、集積回路装置５０に代えて、１個の電子装置が、各処理部５１～５５を備えるようにしても良い。換言すれば、各処理部５１～５５が、１又は複数の実装基板上の複数の半導体集積回路装置（ＬＳＩ）により実現されるようにしても良い。
　図２は、累積加算器の構成の一例を示す図である。
　図２の集積回路装置の累積加算器５２は、プリデータインターリーブ部１と、累積加算器２と、ポストパイプライン加算部４とを備える。累積加算器２は、２個の単位累積加算器３を備える。
　図２の例においては、１個のデータ列に含まれる複数のデータが２個のグループに分割される。これに対応して、２個の単位累積加算器が、２個のグループに対応して設けられる。これにより、２個のグループの各々が、別個の単位累積加算器３において加算される。これにより、単位累積加算器３の動作速度を、データ列が同期している第１のクロックＣＬＫの１／２とすることができる。従って、図２の集積回路装置の累積加算器５２は、いわば１：２プリデータインターリーブ式の累積加算器であると言うことができる。
　プリデータインターリーブ部１は、入力回路であり、第１のクロックＣＬＫに同期して入力されたデータを、繰り返し設定された順に２個のグループに分けて出力する。このために、プリデータインターリーブ部１は、入力レジスタ１１と、遅延レジスタ１２とを備える。即ち、プリデータインターリーブ部１は、複数のデータが２個のグループに分割されるので、２段のレジスタで構成される。入力レジスタ１１及び遅延レジスタ１２には、第１のクロックＣＬＫが入力される。これにより、入力レジスタ１１及び遅延レジスタ１２は、第１のクロックＣＬＫに同期して動作する。第１のクロックＣＬＫは、データ列が同期しているクロックである。
　入力レジスタ１１は、データＸｉが端子Ｄに入力されると、これを出力端子Ｑから出力する。入力レジスタ１１の出力は、遅延レジスタ１２に入力され、また、奇数番目のデータである奇数データｄ－ｏｄｄとして、単位累積加算器３の入力レジスタ３１に入力される。従って、この単位累積加算器３は、奇数データｄ－ｏｄｄに対応し、また、入力レジスタ１１に対応する。
　遅延レジスタ１２は、入力レジスタ１１からデータＸｉが端子Ｄに入力されると、これを出力端子Ｑから出力する。遅延レジスタ１２の出力は、偶数番目のデータである偶数データｄ－ｅｖｅｎとして、単位累積加算器３に入力する。従って、この単位累積加算器３は、偶数データｄ－ｅｖｅｎに対応し、また、遅延レジスタ１２に対応する。
　これにより、プリデータインターリーブ部１は、複数のデータを、奇数データｄ－ｏｄｄと偶数データｄ－ｅｖｅｎとに時間的にインターリーブして、対応する単位累積加算器３に入力する。
　単位累積加算器３は、各々、第２のクロックＣＬＫＤＩＶ２に同期して、プリデータインターリーブ部１から出力された当該単位累積加算器３に対応するデータを累積加算した値を出力する。このために、単位累積加算器３は、入力レジスタ３１と、加算器３２と、マルチプレクサ３３と、出力レジスタ３４とを備える。入力レジスタ３１及び出力レジスタ３４には、第２のクロックＣＬＫＤＩＶ２が入力される。これにより、入力レジスタ３１及び出力レジスタ３４は、第２のクロックＣＬＫＤＩＶ２に同期して動作する。第２のクロックＣＬＫＤＩＶ２は、データ列が同期している第１のクロックＣＬＫの２倍の周期である。加算器３２及びマルチプレクサ３３は、入力に応じた信号を形成して出力する。マルチプレクサ３３は、ロード信号ＬＯＡＤにより初期化される。
　入力レジスタ３１は、遅延レジスタ１２からの対応するデータが端子Ｄに入力されると、これを出力端子Ｑから出力する。入力レジスタ３１の出力は、加算器３２の入力端子ｂに入力され、また、マルチプレクサ３３の端子Ｄ１に入力される。
　加算器３２は、入力レジスタ３１及び出力レジスタ３４からデータが入力されると、入力レジスタ３１から入力端子ｂに入力された値と、出力レジスタ３４から入力端子ａに帰還的な入力された値とを加算して、出力端子ｓから出力する。加算器３２の出力は、マルチプレクサ３３の端子Ｄ０に入力される。
　マルチプレクサ３３は、ロード信号ＬＯＡＤに従って、端子Ｄ０に入力された加算器３２の出力、又は、端子Ｄ１に入力された入力レジスタ３１の出力のいずれか一方を選択して、出力端子Ｙから出力する。マルチプレクサ３３の出力は、出力レジスタ３４の端子Ｄに入力される。
　ロード信号ＬＯＡＤはＳ端子に入力される。マルチプレクサ３３は、例えば、ロード信号ＬＯＡＤがハイレベルである場合、端子Ｄ１に入力された入力レジスタ３１の出力を選択的に出力し、ロード信号ＬＯＡＤがロウレベルである場合、端子Ｄ０に入力された加算器３２の出力を選択的に出力する。
　なお、ロード信号ＬＯＡＤは、図３を参照して後述するように、複数のデータＸｉを含むデータ列の加算の期間であるフレームを定める制御信号である。連続して入力されるデータをフレームとし、１フレームはＮ個の連続するデータ（データ列）を含むものとする。フレームとフレームとの間には、空き時間はあってもなくても良いが、ここではないものとしている。
　最初のロード信号ＬＯＡＤの印加から次のロード信号ＬＯＡＤの印加までの期間が、複数のデータＸｉについての累積加算の結果ＡＣＣｉを算出すべき期間である。ロード信号ＬＯＡＤ（ハイレベル信号）は、データ列が同期している第１のクロックＣＬＫに対して、設定されたタイミングで供給される。
　出力レジスタ３４は、マルチプレクサ３３からのデータが端子Ｄに入力されると、これを出力端子Ｑから出力する。出力レジスタ３４の出力は、ポストパイプライン加算部４の加算器４１の対応する入力端子、即ち、端子ａ又はｂに入力される。
　これにより、単位累積加算器３は、各々、対応する奇数データｄ－ｏｄｄ又は偶数データｄ－ｅｖｅｎのいずれか一方について、累積加算の結果を算出して、ポストパイプライン加算部４の加算器４１の対応する入力端子に入力する。
　ポストパイプライン加算部４は、出力回路であり、２個の単位累積加算器３の各々の出力を加算して出力する。このために、ポストパイプライン加算部４は、加算器４１と、出力レジスタ４２とを備える。加算器４１は、複数のデータが２個のグループに分割された結果、２個の単位累積加算器３が設けられるので、２個の入力端子ａ及びｂを備える。出力レジスタ４２には、第２のクロックＣＬＫＤＩＶ２が入力される。これにより、出力レジスタ４２は、第２のクロックＣＬＫＤＩＶ２に同期して動作する。
　加算器４１は、２個の単位累積加算器３からデータが入力されると、これらから入力された２個の値を加算して、出力端子ｓから出力する。加算器４１の出力は、出力レジスタ４２の端子Ｄに入力される。出力レジスタ４２は、加算器４１からデータが端子Ｄに入力されると、これを出力端子Ｑから累積加算の結果ＡＣＣｉとして出力する。
　これにより、ポストパイプライン加算部４は、奇数データｄ－ｏｄｄ及び偶数データｄ－ｅｖｅｎの各々についての累積加算の結果を更に加算して、最終的に、複数のデータＸｉを含むデータ列についての累積加算の結果ＡＣＣｉを得る。
　図３は、図２の累積加算器５２の動作タイミングチャートである。
　プリデータインターリーブ部１において、第１のクロックＣＬＫに同期して、複数のデータＸｉを含むデータ列が、入力レジスタ１１に入力される。例えば、先頭のデータＸ０に着目すると、入力レジスタ１１は、入力されたデータＸ０を第１のクロックＣＬＫに同期して取り込んで、これを次の第１のクロックＣＬＫに同期して出力する（「入力レジスタＱ」と表記）。
　遅延レジスタ１２は、入力レジスタ１１から入力されたデータＸ０を第１のクロックＣＬＫに同期して取り込んで、これを次の第１のクロックＣＬＫに同期して出力する（「遅延レジスタＱ」と表記）。
　遅延レジスタ１２に対応する単位累積加算器３において、入力レジスタ３１は、遅延レジスタ１２から入力されたデータＸ０を第２のクロックＣＬＫＤＩＶ２に同期して取り込んで、これを次の第２のクロックＣＬＫＤＩＶ２に同期して出力する（「偶数レジスタＱ」と表記）。
　ここで、第２のクロックＣＬＫＤＩＶ２の周期は、図３に示すように、データ列が同期している第１のクロックＣＬＫの１周期の長さに、累積加算器２が備える単位累積加算器３の個数、即ち、図２の例では２を乗じた値とされる。即ち、第２のクロックＣＬＫＤＩＶ２は、第１のクロックＣＬＫの周波数の１/２倍の周波数を持つ。
　従って、遅延レジスタ１２に対応する単位累積加算器３において、入力レジスタ３１は、図３に示すように、次のデータＸ２を出力するまでの期間、即ち、第１のクロックＣＬＫの周期の２倍の周期の間、データＸ０を出力する。
　入力レジスタ１１に対応する単位累積加算器３において、入力レジスタ３１は、入力レジスタ１１から入力されたデータＸ１を第２のクロックＣＬＫＤＩＶ２に同期して取り込んで、これを次の第２のクロックＣＬＫＤＩＶ２に同期して、出力端子Ｑに出力する（「奇数レジスタＱ」と表記）。
　従って、入力レジスタ１１に対応する単位累積加算器３において、入力レジスタ３１は、図３に示すように、次のデータＸ３を出力するまでの期間、即ち、第１のクロックＣＬＫの周期の２倍の期間、データＸ１を出力する。
　なお、図３から判るように、遅延レジスタ１２がデータＸ０を出力するタイミングは、入力レジスタ１１がデータＸ１を出力するタイミングと同じである。従って、偶数レジスタＱと奇数レジスタＱも、各々、同じタイミングでデータＸ０及びＸ１を出力する。
　一方、遅延レジスタ１２が「遅延レジスタＱ」としてデータＸ０を出力するタイミングで、ロード信号ＬＯＡＤ（ハイレベル）が、マルチプレクサ３３に入力される。これにより、マルチプレクサ３３は、入力レジスタ３１からの偶数レジスタＱ又は奇数レジスタＱを、ロード信号ＬＯＡＤ（ハイレベル）に同期して出力する。
　これに応じて、出力レジスタ３４は、対応するマルチプレクサ３３から入力されたデータＸ０又はＸ１を第２のクロックＣＬＫＤＩＶ２に同期して取り込んで、これを次の第２のクロックＣＬＫＤＩＶ２に同期して、出力端子Ｑに出力する。図３において、遅延レジスタ１２に対応する単位累積加算器３の出力レジスタ３４の出力は「偶数累積レジスタＱ」と表記され、入力レジスタ１１に対応する単位累積加算器３の出力レジスタ３４の出力は「奇数累積レジスタＱ」と表記されている。
　以上の結果、加算器４１は、２個の出力レジスタ３４の出力を加算して出力する。出力レジスタ４２は、加算器４１の出力を第２のクロックＣＬＫＤＩＶ２に同期して取り込んで、これを次の第２のクロックＣＬＫＤＩＶ２に同期して出力する。これが、累積加算の結果ＡＣＣｉであり、i番目のデータまで累積したときの値は、
ＡＣＣｉ　＝　Ｘ０＋Ｘ１＋Ｘ２＋・・・＋Ｘｉ　（i = 0,1,・・・,N-1）
である。
　（第２の実施態様）
　図４～図６は、累積加算器の構成の他の一例を示す図である。
　図４の累積加算器５２Ａは、プリデータインターリーブ部１Ａと、累積加算器２Ａと、ポストパイプライン加算部４Ａとを備える。累積加算器２Ａは、ｎ個の単位累積加算器３を備える。
　図４の例においては、１個のデータ列に含まれる複数のデータがｎ個のグループに分割される。これに対応して、ｎ個の単位累積加算器が、ｎ個のグループに対応して設けられる。これにより、ｎ個のグループの各々が、別個の単位累積加算器３において加算される。これにより、単位累積加算器３の動作速度を、データ列が同期している第１のクロックＣＬＫの１／ｎとすることができる。従って、図４の累積加算器５２Ａは、いわば１：ｎプリデータインターリーブ式の累積加算器であると言うことができる。
　プリデータインターリーブ部１Ａは、第１のクロックＣＬＫに同期して入力されたデータを、繰り返し設定された順にｎ個（ｎは３以上の整数）のグループに分けて出力する。このために、プリデータインターリーブ部１は、図５に示すように、ｎ個のレジスタ１３を備える。ｎ個のレジスタ１３は、例えば、１個の入力レジスタ１３と（ｎ－１）個の遅延レジスタ１３と考えて良い。即ち、プリデータインターリーブ部１は、複数のデータがｎ個のグループに分割されるので、ｎ段のレジスタで構成される。
　これにより、ｎ個のレジスタ１３を含むプリデータインターリーブ部１Ａは、複数のデータを、ｎ個のグループのデータｄ＿０、ｄ＿１、・・・ｄ＿ｎ－１に時間的にインターリーブして、対応するｎ個の単位累積加算器３に入力する。
　ｎ個の単位累積加算器３は、前述したように、各々、第２のクロックＣＬＫＤＩＶｎに同期して、プリデータインターリーブ部１から出力された当該単位累積加算器３に対応するデータを累積加算した値を出力する。第２のクロックＣＬＫＤＩＶｎは、データ列が同期している第１のクロックＣＬＫの１／ｎの周波数である。
　これにより、単位累積加算器３は、各々、対応するデータｄ＿０、ｄ＿１、・・ｄ＿ｎ－１のいずれか１個について、部分的な累積加算の結果ＡＣＣ＿０、ＡＣＣ＿１、・・ＡＣＣ＿ｎ－１を算出して、ポストパイプライン加算部４の加算器４１の対応する入力端子に入力する。
　ポストパイプライン加算部４は、ｎ個の単位累積加算器３の各々の出力を加算して出力する。このために、ポストパイプライン加算部４は、図６に示すように接続された、複数の加算器４３、４５、４７、４９と、複数のレジスタ４４、４６、４８、４１０とを備える。
　例えば、部分的な累積加算の結果ＡＣＣ＿０及びＡＣＣ＿１が入力される加算器４３は、これらを加算して、レジスタ４４に入力する。部分的な累積加算の結果ＡＣＣ＿２及びＡＣＣ＿３が入力される加算器４３は、これらを加算して、レジスタ４４に入力する。以上の２個のレジスタ４４の出力は加算器４５で加算される。
　以上の処理が、ポストパイプライン加算部４において、全ての部分的な累積加算の結果ＡＣＣ＿０～ＡＣＣ＿ｎについて行われる。換言すれば、２個の部分的な累積加算の結果を加算することにより４個の部分的な累積加算の結果の和を求め、これを繰り返すことにより、全ての部分的な累積加算の結果ＡＣＣ＿０～ＡＣＣ＿ｎ－１の和を求める。
　これにより、ポストパイプライン加算部４は、データｄ＿０～ｄ＿ｎ－１についての累積加算の結果ＡＣＣ＿０～ＡＣＣ＿ｎ－１を更に加算して、最終的に、複数のデータＸｉを含むデータ列についての累積加算の結果ＡＣＣｉを得る。
　（第３の実施態様）
　図７は、ステップカウンタを備える集積回路装置の構成の一例を示す。
　集積回路装置５０は、前段データ演算部５６と、ステップカウンタ５７と、後段データ演算部５８と、クロック生成部５９と、制御信号生成部５１０とを備える。
　前段データ演算部５６は、データＮｓを、ステップカウンタ５７に入力する。データＮｓは、ステップカウント更新データであり、例えば固定値ｎｓである。ステップカウンタ５７は、前段データ演算部５６から入力されたデータにカウント値に基づく増分を付加して、その演算結果ＣＯＵＮＴｉを、後段データ演算部５８に入力する。後段データ演算部５８は、演算結果ＣＯＵＮＴｉを用いた演算を実行する。クロック生成部５９は、第１のクロックＣＬＫと第２のクロックＣＬＫＤＩＶ２とを生成して、ステップカウンタ５７に入力する。制御信号生成部５１０は、制御信号ＲＳＴを生成して、ステップカウンタ５７に入力する。
　なお、集積回路装置５０は、例えば１個の半導体集積回路装置（ＬＳＩ）であるが、集積回路装置５０に代えて、１個の電子装置が、各処理部５６～５１０を備えるようにしても良い。換言すれば、各処理部５６～５１０が、１又は複数の実装基板上の複数の半導体集積回路装置（ＬＳＩ）により実現されるようにしても良い。
　図８は、ステップカウンタの構成の一例を示す図である。
　図８の集積回路装置のステップカウンタ５７は、プリデータ処理部５と、ステップカウンタ６と、ポストインターリーブデータ処理部７とを備える。
　図８の例においては、ステップカウンタ６は入力データＮｓのｎ倍即ち２倍の値をステップカウント増分値として動作する。これに対応して、ステップカウンタ６の出力では得られない増分値間のデータを補間するために、プリデータ処理部５に（ｎ－１）個即ち１個の演算器５１が設けられ、また、ポストインターリーブデータ処理部７に（ｎ－１）個即ち１個の加算器７１とｎ個即ち２個のレジスタ７２、７３とが設けられる。加算器７１はステップカウンタ６の出力では得られないステップカウント値を得るために、ステップカウンタ６の出力の値に入力データＮｓを加算して補間データを作成する。これにより、ステップカウンタ６の出力だけでは得られないステップカウントの補間データが、ポストインターリーブデータ処理部７において別個に得られ、全体としてステップカウント増分値をＮｓとする全ステップカウント値を得ることが可能となる。これにより、ステップカウンタ６自体の動作速度を、ステップカウントが同期している第１のクロックＣＬＫの１／２とすることができる。従って、図８の集積回路装置のステップカウンタ５７は、いわば１：２プリデータインターリーブ式のステップカウンタであると言うことができる。
　プリデータ処理部５は、入力回路であり、入力された入力データを、２倍した１個の値を出力する。このために、プリデータ処理部５は、１個の演算器５１を備える。即ち、プリデータ処理部５は、ステップカウンタ６の出力の増分が入力データＮｓの２倍の値を用いて算出されるので、入力データを２倍する演算を行う１個の演算器５１で構成される。演算器５１は、データＮｓが入力されると、これを２倍した値を出力する。演算器５１の出力は、ステップカウンタ６の加算器６１に入力される。
　また、入力データＮｓは、ポストインターリーブデータ処理部７の加算器７１の入力端子ｂに入力される。入力データＮｓのポストインターリーブデータ処理部７への入力は、プリデータ処理部５が行うと考えても良い。この場合、プリデータ処理部５は、入力データと、入力データを２からｎ（ｎは２以上の整数）までの整数倍した（ｎ－１）個の値とを出力する。
　ステップカウンタ６は、入力データＮｓを２倍した値を、第２のクロックＣＬＫＤＩＶ２に同期して、累積加算した値を出力する。このために、ステップカウンタ６は、加算器６１と、出力レジスタ６２とを備える。入力データＮｓを２倍した値は、プリデータ処理部５入力回路から出力された１個の値である。第２のクロックＣＬＫＤＩＶ２は、第１のクロックの周波数の１／２の周波数である。出力レジスタ６２には、第２のクロックＣＬＫＤＩＶ２が入力される。これにより、出力レジスタ６２は、第２のクロックＣＬＫＤＩＶ２に同期して動作する。
　加算器６１は、演算器５１と出力レジスタ６２からデータが入力されると、演算器５１から入力データを２倍した値が入力端子ｂに入力された値と、出力レジスタ６２から入力端子ａに帰還的な入力された値とを加算して、出力端子ｓから出力する。加算器６１の出力は、出力レジスタ６２の端子Ｄに入力される。
　出力レジスタ６２は、端子Ｄに入力された加算器６１の出力を、出力端子Ｑから出力する。リセット信号ＲＳＴは、出力レジスタ６２のＲＳＴ端子に入力される。出力レジスタ６２は、例えば、リセット信号ＲＳＴがハイレベルである場合、端子Ｑへ出力されるべき出力をリセットする。
　なお、リセット信号ＲＳＴは、図９を参照して後述するように、入力データＮｓの増分をステップカウントする期間であるフレームを定める制御信号である。即ち、最初のリセット信号ＲＳＴの印加から次のリセット信号ＲＳＴの印加までの期間が、入力データＮｓの増分をステップカウントすべき期間である。リセット信号ＲＳＴ（ハイレベル信号）は、データ列が同期している第１のクロックＣＬＫに対して、設定されたタイミングで供給される。
　出力レジスタ６２は、加算器６１からのデータが端子Ｄに入力されると、これを出力端子Ｑから出力する。出力レジスタ６２の出力は、ポストインターリーブデータ処理部７において、加算器７１の入力端子ａと、レジスタ７２の端子Ｄに入力される。
　これにより、ステップカウンタ６は、入力データＮｓを２倍した値を累積加算した結果を算出して、加算器７１及びレジスタ７２に入力する。
　ポストインターリーブデータ処理部７は、出力回路であり、入力データＮｓと、入力データＮｓを２倍した値を累積加算した値とを加算して出力する。このために、ポストインターリーブデータ処理部７は、１個の加算器７１と、２個のレジスタ７２及び７３と、選択回路７４と、インバータ７５と、出力レジスタ７６とを備える。
　加算器７１は、２個の入力端子ａ及びｂを備える。加算器７１は、入力端子ａ及びｂにデータが入力されると、ステップカウンタ６の出力レジスタ６２の出力と入力データＮｓとを加算する。加算器７１は、加算結果を出力端子ｓから出力する。加算器７１の出力は、レジスタ７３の端子Ｄに入力される。
　レジスタ７２及び７３には、第２のクロックＣＬＫＤＩＶ２が入力される。これにより、出力レジスタ７２及び７３は、第２のクロックＣＬＫＤＩＶ２に同期して動作する。
　レジスタ７２は、第２のクロックＣＬＫＤＩＶ２に同期して、ステップカウンタ６の出力を、出力端子Ｑに出力する。レジスタ７２の出力は、選択回路であるマルチプレクサ７４の端子０に入力される。レジスタ７３は、第２のクロックＣＬＫＤＩＶ２に同期して、加算器７１の出力を、出力端子Ｑに出力する。レジスタ７３の出力は、マルチプレクサ７４の端子１に入力される。
　選択回路は、例えばマルチプレクサ７４である。マルチプレクサ７４は、選択信号に同期して、２個のレジスタ７２及び７３の出力を、繰り返し設定された順に選択して、出力端子Ｙに出力する。選択信号は、第２のクロックに基づいてインバータ７５により形成される。従って、選択信号は、第２のクロックＣＬＫＤＩＶ２の反転信号である。選択信号は、マルチプレクサ７４の端子Ｓに入力される。
　出力レジスタ７６には、第１のクロックＣＬＫが入力される。これにより、出力レジスタ７６は、第１のクロックＣＬＫに同期して動作する。出力レジスタ７６は、第１のクロックに同期して、マルチプレクサ７４により選択された、２個のレジスタ７２及び７３のいずれか一方の出力を、出力端子Ｑに出力する。これが、ステップカウント値ＣＯＵＮＴｉである。
　図９は、図８のステップカウンタ５７の動作タイミングチャートである。
　プリデータ処理部５において、その値がｎｓである入力データＮｓ（「Ｎｓ」と表記」）が、演算器５１に入力される。演算器５１は、入力データＮｓを２倍した値ｎｓ＊２を出力する（「ＳＬＬ＜＜１」と表記）。これに応じて、加算器６１は、演算器５１から入力された値ｎｓ＊２とステップカウンタ６の出力レジスタ６２の現在のカウント値を加算した値を出力する（「２Ｎｓ　ＡＤＤＥＲ」と表記）。
　一方、リセット信号ＲＳＴ（ハイレベル）が出力レジスタ６２に入力されると、出力レジスタ６２は、出力端子Ｑに出力されるべき出力をリセット即ち０とする。また、出力レジスタ６２は、第２のクロックＣＬＫＤＩＶ２に同期して演算器５１から入力された値ｎｓ＊２とステップカウンタ６の出力レジスタ６２の現在のカウント値との加算結果を取り込んで、次の第２のクロックＣＬＫＤＩＶ２に同期して、当該加算結果を出力する（「レジスタ出力」と表記）。
　レジスタ７２は、第２のクロックＣＬＫＤＩＶ２に同期して出力レジスタ６２から入力された値を取り込んで、次の第２のクロックＣＬＫＤＩＶ２に同期して、当該値を出力する（「レジスタ１出力」と表記）。例えば、レジスタ７２は、最初に「０」を出力し、次に、ｎｓ＊２を出力する。
　また、加算器７１は、出力レジスタ６２から入力された値と、入力データＮｓとを加算して、出力端子ｓに出力する。これに応じて、レジスタ７３は、第２のクロックＣＬＫＤＩＶ２に同期して加算器７１から入力された値を取り込んで、次の第２のクロックＣＬＫＤＩＶ２に同期して、当該値を出力する（「レジスタ２出力」と表記）。例えば、レジスタ７３は、最初にｎｓを出力し、次に、ｎｓ＋ｎｓ＊２を出力する。
　レジスタ７２及び７３の出力が入力されたマルチプレクサ７４は、選択信号に同期して、レジスタ７２及び７３の出力のいずれか一方を選択して出力する。この時、選択信号が第２のクロックＣＬＫＤＩＶ２の反転信号であるので、第２のクロックＣＬＫＤＩＶ２の１クロックの中間で、マルチプレクサ７４の出力が、レジスタ７２の出力からレジスタ７３の出力に切り替わる。これにより、マルチプレクサ７４は、レジスタ７２の出力とレジスタ７３の出力とを、交互に、出力端子Ｙに出力する（「マルチプレクサ出力」と表記）。
　出力レジスタ７６は、第１のクロックＣＬＫに同期してマルチプレクサ７４の出力を取り込み、これを次の第１のクロックＣＬＫに同期して出力端子Ｑに出力する。これが、ステップカウントの結果ＣＯＵＮＴｉであり、
ＣＯＵＮＴｉ　＝　ｎｓ＊ｉ　　　（ｉ＝０，１，２，・・・，Ｎ－１）
というステップカウント更新値をｎｓとする第１のクロックＣＬＫに同期して更新出力されるステップカウントデータが得られる。
　（第４の実施態様）
　図１０は、ステップカウンタの構成の他の一例を示す図である。
　図１０のステップカウンタ５７Ａは、プリデータ処理部５Ａと、ステップカウンタ６と、ポストインターリーブデータ処理部７Ａとを備える。
　図１０の例においては、ステップカウンタ６は入力データＮｓのｎ倍をステップカウント増分値として動作する。これに対応して、ステップカウンタ６の出力では得られない増分値間のデータを補間するために、プリデータ処理部５Ａに（ｎ－１）個の演算器５２が設けられ、また、ポストインターリーブデータ処理部７Ａに（ｎ－１）個の加算器７７とｎ個のレジスタ７８とが設けられる。プリデータ処理部５Ａの（ｎ－１）個の演算器５２はそれぞれ入力データＮｓから補間用およびステップカウンタ６の増分値用のＮｓを２からｎ倍したデータを作成する。（ｎ－１）個の加算器７７のそれぞれはステップカウンタ６の出力では得られないステップカウント値を得るために、ステップカウンタ６の出力の値に該当する補間用データを加算して補間データを作成する。これにより、ステップカウンタ６の出力だけでは得られないステップカウントの補間データが、ポストインターリーブデータ処理部７Ａにおいて別個に得られる。これにより、ステップカウンタ６の動作速度を、ステップカウントが同期している第１のクロックＣＬＫの１／ｎとすることができる。従って、図１０の集積回路装置のステップカウンタ５７Ａは、いわば１：ｎプリデータインターリーブ式のステップカウンタであると言うことができる。
　プリデータ処理部５Ａは、入力された入力データＮｓを、２倍からｎ倍したｎ個の値を出力する。このために、プリデータ処理部５Ａは、（ｎ－１）個の演算器５２を備える。即ち、プリデータ処理部５Ａは、ステップカウンタ６の出力の増分が入力データＮｓの２倍からｎ倍の値を用いて算出されるので、入力データを２倍からｎ倍する演算を行う（ｎ－１）個の演算器５２で構成される。演算器５２の各々は、データＮｓが入力されると、これを２倍～ｎ倍した値を出力する。
　入力データＮｓのｎ倍のデータを出力する演算器５２の出力は、ステップカウンタ６の加算器６１に入力される。一方、入力データＮｓと、入力データＮｓの２倍から（ｎ－１）倍のデータを出力する演算器５２の出力とは、各々、ポストインターリーブデータ処理部７Ａにおいて、対応する加算器７７に入力される。
　これにより、加算器７７のそれぞれは、ステップカウンタ６が出力する入力データをｎ倍したデータを累積加算した値と、入力データＮｓ又は入力データｎｓの２倍から（ｎ－１）倍のデータを出力する演算器５２の出力とを加算し、対応するレジスタ７８に入力する。ステップカウンタ６の出力も、対応するレジスタ７８に入力される。なお、以上の説明においては、入力信号としてのＮｓとそのデータ値としてのｎｓを同義的に用いている。
　これらのレジスタ７８の出力ＣＯＵＮＴ＿０～ＣＯＵＮＴ＿（ｎ－１）は、マルチプレクサ７９に入力される。マルチプレクサ７９は、セレクト信号発生器７１０からのセレクト信号に基づいて、出力ＣＯＵＮＴ＿０～ＣＯＵＮＴ＿（ｎ－１）をこの順に選択して出力する。
　出力レジスタ７１１は、第１のクロックに同期して、マルチプレクサ７９により選択された、レジスタ７８出力ＣＯＵＮＴ＿０～ＣＯＵＮＴ＿（ｎ－１）を、出力端子Ｑに出力する。これが、ステップカウント値ＣＯＵＮＴｉである。
　（第５の実施態様）
　以上、本発明をその実施態様により説明したが、本発明は、その主旨の範囲内において種々の変形が可能である。
　例えば、本発明は、累積加算又はステップカウントと同様の演算の性質及び規則性を持つ演算に適用することができる。
　累積加算器について、今、演算がｆ、入力データがｘｎ、出力データがｙｎ、時間系列が 0,1, ・・・N-1 であるとする。この場合において、以下の性質１及び性質２を考慮する。
　性質１は、データの順序に無関係であることである。換言すれば、
yn = f(x0,x1,x2,x3, ・・・・,xN-2,xN-1) = f(xi,0,xi,1,xi,2,xi,3,・・・・,xi,N-2,xi,N-1) 
であることである。ここで、xi,0,xi,1,xi,2,xi,3,・・・・,xi,N-2,xi,N-1は、x0,x1,x2,x3,・・・・,xN-2,xN-1の置換である（即ち、順序を入れ替えたものである）。
　性質２は、データを２つ以上の集合に分割した場合、最終演算結果はグループ毎の演算結果の演算結果に等しいことである。また、最終的に必要な出力は1 つであり途中の演算結果は必ずしも必要でないことである。換言すれば、
yn1 = f(xn1,0,xn1,1,xn1,2,xn1,3,・・・・,xn1,N1-2,xn1,N1-1) 、
yn2 = f(xn2,0,xn2,1,xn2,2,xn2,3,・・・・,xn2,N2-2,xn2,N2-1) 、
yn3 = ・・・・・、
yn = f(yn1,yn2,yn3, ・・・・) 
であることである。
　以上の性質１及び性質２が成立する累積加算器と同様の性質および規則性をもつ演算であれば、これに本発明を適用することができる。
　なお、以上を図２の累積加算器に当てはめると、
yeN = f(x0,x2,x4,x6,・・・・,xN-4,xN-2) 、
yoN = f(x1,x3,x5, ・・・・,xN-3,xN-1) 、
yN = f(yeN , yoN) 
という関係式によって最終的な累積加算結果を算出している。なお、ここでは、説明の簡単化のために、Ｎは偶数を仮定している。
　また、ステップカウンタについて、演算がｆ、出力データがｙｎ、初期値がｙ０、時間系列が 0,1, ・・・N-1 であるとする。この場合において、以下の性質１及び性質２を考慮する。
　性質１は、出力データ間の漸化式関係である。換言すれば、
yn+2 = f(yn+1) = f(f(yn)) = f2(yn) = fn1(yn-n1+2) 
である。ここで、f2は、２回同じ演算ｆを繰り返すことであり、fn1 はn1回同じ演算ｆを繰り返すことである。
　以上の性質１が成立するステップカウンタと同様の性質および規則性をもつ演算であれば、これに本発明を適用することができる。
　なお、以上を図８のステップカウンタに当てはめると、
y2n+2 = f2(y2n) 、
y2n+1 = f(y2n)
という関係式によって最終的に必要なステップカウント値を算出し、マルチプレクサで選択出力している。

Claims (4)

  1. 　第１のクロックに同期して入力されたデータを、繰り返し設定された順にｎ（ｎは２以上の整数）個のグループに分けて出力する入力回路と、
    　各々が、前記第１のクロックの周波数の１／ｎの周波数である第２のクロックに同期して、前記入力回路から出力された当該単位累積加算器に対応するデータを累積加算した値を出力するｎ個の単位累積加算器と、
    　前記ｎ個の単位累積加算器の各々の出力を加算して出力する出力回路とを備える
    　ことを特徴とする累積加算器を備える集積回路装置。
  2. 　第１のクロックに同期して入力されたデータを、繰り返し設定された順にｎ（ｎは２以上の整数）個のグループに分けて出力する入力回路と、
    　各々が、前記第１のクロックの周波数の１／ｎの周波数である第２のクロックに同期して、前記入力回路から出力された当該単位累積加算器に対応するデータを累積加算した値を出力するｎ個の単位累積加算器と、
    　前記ｎ個の単位累積加算器の各々の出力を加算して出力する出力回路とを備える
    　ことを特徴とする累積加算器を備える電子装置。
  3. 　入力された入力データと、前記入力データを２からｎ（ｎは２以上の整数）までの整数倍した（ｎ－１）個の値を出力する入力回路と、
    　前記入力回路から出力された前記入力データをｎ倍した値を、第１のクロックの周波数の１／ｎの周波数である第２のクロックに同期して、累積加算した値を出力するステップカウンタと、
    　前記ステップカウンタの出力と前記入力データ又は前記入力回路から出力された前記（ｎ－１）個の値の中の前記入力データを２から（ｎ－１）倍した値の各々とを加算する（ｎ－１）個の加算器と、前記第２のクロックに同期して、前記ステップカウンタの出力及び前記（ｎ－１）個の加算器の出力を出力するｎ個のレジスタと、前記第２のクロックに基づいて形成された選択信号に同期して、前記ｎ個のレジスタの出力を繰り返し設定された順に選択する選択回路と、前記第１のクロックに同期して、前記選択回路により選択された前記ｎ個のレジスタの出力を出力する出力レジスタとを備える出力回路とを備える
    　ことを特徴とするステップカウンタを備える集積回路装置。
  4. 　入力された入力データと、前記入力データを２からｎ（ｎは２以上の整数）までの整数倍した（ｎ－１）個の値を出力する入力回路と、
    　前記入力回路から出力された前記入力データをｎ倍した値を、第１のクロックの周波数の１／ｎの周波数である第２のクロックに同期して、累積加算した値を出力するステップカウンタと、
    　前記ステップカウンタの出力と前記入力データ又は前記入力回路から出力された前記（ｎ－１）個の値の中の前記入力データを２から（ｎ－１）倍した値の各々とを加算する（ｎ－１）個の加算器と、前記第２のクロックに同期して、前記ステップカウンタの出力及び前記（ｎ－１）個の加算器の出力を出力するｎ個のレジスタと、前記第２のクロックに基づいて形成された選択信号に同期して、前記ｎ個のレジスタの出力を繰り返し設定された順に選択する選択回路と、前記第１のクロックに同期して、前記選択回路により選択された前記ｎ個のレジスタの出力を出力する出力レジスタとを備える出力回路とを備える
    　ことを特徴とするステップカウンタを備える電子装置。
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Citations (2)

* Cited by examiner, † Cited by third party
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JPH07104974A (ja) * 1993-10-01 1995-04-21 Kokusai Electric Co Ltd 高速積算回路
JPH09185492A (ja) * 1995-12-27 1997-07-15 Sony Corp 定数加算回路

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