JPH07104974A - 高速積算回路 - Google Patents
高速積算回路Info
- Publication number
- JPH07104974A JPH07104974A JP5246950A JP24695093A JPH07104974A JP H07104974 A JPH07104974 A JP H07104974A JP 5246950 A JP5246950 A JP 5246950A JP 24695093 A JP24695093 A JP 24695093A JP H07104974 A JPH07104974 A JP H07104974A
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- JP
- Japan
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Abstract
(57)【要約】
【目的】 加算器の桁上がり動作時間による積算回路の
低速性を改善し、高速動作に充分対応できるようにす
る。 【構成】 偶数番目のデータの積算を行なう第１の加算
器１と、奇数番目のデータの積算を行なう第２の加算器
２とを設ける。この偶数番目のデータの加算結果を第１
のレジスタ３及び５に一時格納し、奇数番目のデータの
加算結果を第２のレジスタ４及び６に一時格納し、この
一時格納した偶数番目のデータの積算結果と奇数番目の
データの積算結果とを加算する第３及び第４の加算器７
及び８を設ける。そして、加算器７及び８の積算結果を
切替器９により交互に切替えて全データの総和の積算結
果を出力するようにした。
低速性を改善し、高速動作に充分対応できるようにす
る。 【構成】 偶数番目のデータの積算を行なう第１の加算
器１と、奇数番目のデータの積算を行なう第２の加算器
２とを設ける。この偶数番目のデータの加算結果を第１
のレジスタ３及び５に一時格納し、奇数番目のデータの
加算結果を第２のレジスタ４及び６に一時格納し、この
一時格納した偶数番目のデータの積算結果と奇数番目の
データの積算結果とを加算する第３及び第４の加算器７
及び８を設ける。そして、加算器７及び８の積算結果を
切替器９により交互に切替えて全データの総和の積算結
果を出力するようにした。
Description
【０００１】
【産業上の利用分野】本発明はディジタル積分器等に用
いられる積算回路の、特にその高速化に関するものであ
る。
いられる積算回路の、特にその高速化に関するものであ
る。
【０００２】
【従来の技術】従来の積算回路は図２のブロック図に示
す構成になっている。図において、１１は加算器、１２
はレジスタで、この加算器１１とレジスタ１２を直列に
設けたものを１つの積算回路として用いられていた。加
算器１１にはデジタルデータ伝送されたパルスが入力
し、これを加算器１１で精算し、積算結果をレジスタ１
２で一時記憶して出力する。
す構成になっている。図において、１１は加算器、１２
はレジスタで、この加算器１１とレジスタ１２を直列に
設けたものを１つの積算回路として用いられていた。加
算器１１にはデジタルデータ伝送されたパルスが入力
し、これを加算器１１で精算し、積算結果をレジスタ１
２で一時記憶して出力する。
【０００３】
【発明が解決しようとする課題】しかしながら、この従
来の積算回路の場合、データの語長が大きくなると、加
算器１１の桁上がり動作時間を確保するために積算速度
が低下する欠点がある。このため、高速クロックで動作
させる場合には、この従来の積算回路では対応できなく
なるという不都合があった。
来の積算回路の場合、データの語長が大きくなると、加
算器１１の桁上がり動作時間を確保するために積算速度
が低下する欠点がある。このため、高速クロックで動作
させる場合には、この従来の積算回路では対応できなく
なるという不都合があった。
【０００４】本発明の目的は、上記従来技術の問題点で
ある、加算器の桁上がり動作時間による積算回路の低速
性を解決し、高速動作に充分対応することのできる高速
積算回路を提供することにある。
ある、加算器の桁上がり動作時間による積算回路の低速
性を解決し、高速動作に充分対応することのできる高速
積算回路を提供することにある。
【０００５】
【課題を解決するための手段】上記の目的は、偶数番目
のデータを積算する第１の加算器と、奇数番目のデータ
を積算する第２の加算器と、上記第１の加算器の偶数番
目のデータの積算結果を一時格納する第１のレジスタ
と、上記第２の加算器の奇数番目のデータの積算結果を
一時格納する第２のレジスタと、上記第１のレジスタの
偶数番目のデータの積算結果と上記第２のレジスタの奇
数番目のデータの積算結果とを加算する第３及び第４の
加算器とを設ける。そして第３及び第４の加算器の積算
結果を交互に切替えてシリアルに全データの総和の積算
結果を出力する切替器とから成る高速積算回路によって
達成される。
のデータを積算する第１の加算器と、奇数番目のデータ
を積算する第２の加算器と、上記第１の加算器の偶数番
目のデータの積算結果を一時格納する第１のレジスタ
と、上記第２の加算器の奇数番目のデータの積算結果を
一時格納する第２のレジスタと、上記第１のレジスタの
偶数番目のデータの積算結果と上記第２のレジスタの奇
数番目のデータの積算結果とを加算する第３及び第４の
加算器とを設ける。そして第３及び第４の加算器の積算
結果を交互に切替えてシリアルに全データの総和の積算
結果を出力する切替器とから成る高速積算回路によって
達成される。
【０００６】
【作用】上記本発明の高速積算回路は、伝送データの偶
数番目のデータは第１の加算器側に入力して積算され、
積算結果は第１のレジスタによって一時格納され、奇数
番目のデータは第２の加算器側に入力して積算され、積
算結果は第２のレジスタに一時格納される如く、データ
のパラレルの積算が行なわれる。上記第１のレジスタに
格納された偶数番目のデータの積算結果は次の第３の加
算器によって上記第２のレジスタの奇数番目のデータの
積算結果と加算され、上記第２のレジスタに格納され奇
数番目のデータの積算結果は次の第４の加算器によって
上記第１のレジスタの偶数番目のデータの積算結果と加
算される。そして第３の加算器によって加算された積算
結果の出力と第４の加算器によって加算された積算結果
を切替器の交互の切替えによってシリアルに出力させ、
全データの総和の積算結果を出力させる。
数番目のデータは第１の加算器側に入力して積算され、
積算結果は第１のレジスタによって一時格納され、奇数
番目のデータは第２の加算器側に入力して積算され、積
算結果は第２のレジスタに一時格納される如く、データ
のパラレルの積算が行なわれる。上記第１のレジスタに
格納された偶数番目のデータの積算結果は次の第３の加
算器によって上記第２のレジスタの奇数番目のデータの
積算結果と加算され、上記第２のレジスタに格納され奇
数番目のデータの積算結果は次の第４の加算器によって
上記第１のレジスタの偶数番目のデータの積算結果と加
算される。そして第３の加算器によって加算された積算
結果の出力と第４の加算器によって加算された積算結果
を切替器の交互の切替えによってシリアルに出力させ、
全データの総和の積算結果を出力させる。
【０００７】
【実施例】以下図面の一実施例により、本発明を説明す
る。図１は本発明の高速積算回路のブロック構成図で、
１は偶数番目のデータの積算を行なう第１の加算器、２
は奇数番目のデータの積算を行なう第２の加算器、３及
び５は加算器１の偶数番目のデータの積算結果を一時格
納し且つ遅延させる第１のレジスタ、４及び６は加算器
２の奇数番目のデータの積算結果を一時格納し且つ遅延
させる第２のレジスタ、７及び８は第１のレジスタ３、
５及び第２のレジスタ４、６の偶数番目のデータの積算
結果と奇数番目のデータの積算結果とを加算する第３及
び第４の加算器、９は第３及び第４の加算器７及び８の
積算結果を切替えて出力する切替器である。
る。図１は本発明の高速積算回路のブロック構成図で、
１は偶数番目のデータの積算を行なう第１の加算器、２
は奇数番目のデータの積算を行なう第２の加算器、３及
び５は加算器１の偶数番目のデータの積算結果を一時格
納し且つ遅延させる第１のレジスタ、４及び６は加算器
２の奇数番目のデータの積算結果を一時格納し且つ遅延
させる第２のレジスタ、７及び８は第１のレジスタ３、
５及び第２のレジスタ４、６の偶数番目のデータの積算
結果と奇数番目のデータの積算結果とを加算する第３及
び第４の加算器、９は第３及び第４の加算器７及び８の
積算結果を切替えて出力する切替器である。
【０００８】図３は本発明の図１に示した高速積算回路
と従来の図２の積算回路とを比較説明するためのタイミ
ングチャートである。即ち、図１における各ＡE 、
ＡO 、ＢE 、ＢO 、ＣE 、ＣO 点、及び図２のＳ点にお
ける積算データの送出タイミングを示すものである。
と従来の図２の積算回路とを比較説明するためのタイミ
ングチャートである。即ち、図１における各ＡE 、
ＡO 、ＢE 、ＢO 、ＣE 、ＣO 点、及び図２のＳ点にお
ける積算データの送出タイミングを示すものである。
【０００９】次に、図３のタイミングチャートを用いな
がら本発明の高速積算回路の動作を説明する。伝送され
るデジタルデータＳ（ｎ）は、データ列の偶数番目のデ
ータＳE （ｎ）と奇数番目のデータＳO （ｎ）に分けら
れ、偶数番目のデータＳE （ｎ）が第１の加算器１側に
入力し、奇数番目のデータＳO （ｎ）が第２の加算器２
側に入力し、２系列の積算回路によってパラレルにデー
タの積算処理が行なわれる。第１の加算器１の偶数番目
のデータの積算結果を一時格納した第１のレジスタ３の
出力は、ＡE 点で示されるようにＳE （０）、Ｓ
E （２）、ＳE （４）、ＳE （６）………となり、第２
の加算器２の奇数番目のデータの積算結果を一時格納し
た第２のレジスタ４の出力は、ＡO 点で示されるによう
にＳo （１）、Ｓo （３）、Ｓo （５）、Ｓo （７）、
………となる。
がら本発明の高速積算回路の動作を説明する。伝送され
るデジタルデータＳ（ｎ）は、データ列の偶数番目のデ
ータＳE （ｎ）と奇数番目のデータＳO （ｎ）に分けら
れ、偶数番目のデータＳE （ｎ）が第１の加算器１側に
入力し、奇数番目のデータＳO （ｎ）が第２の加算器２
側に入力し、２系列の積算回路によってパラレルにデー
タの積算処理が行なわれる。第１の加算器１の偶数番目
のデータの積算結果を一時格納した第１のレジスタ３の
出力は、ＡE 点で示されるようにＳE （０）、Ｓ
E （２）、ＳE （４）、ＳE （６）………となり、第２
の加算器２の奇数番目のデータの積算結果を一時格納し
た第２のレジスタ４の出力は、ＡO 点で示されるによう
にＳo （１）、Ｓo （３）、Ｓo （５）、Ｓo （７）、
………となる。
【００１０】また、上記ＡE 点の偶数番目のデータの積
算結果は、第１の他のレジスタ５によって１タイミング
遅延され、ＢE 点の出力タイミングとなる。またＡO 点
の奇数番目のデータの積算結果は、第２の他のレジスタ
６によって１タイミング遅延されＢO 点の出力タイミン
グとなる。またＢE 点の偶数番目のデータの積算結果は
第３の加算器７によってＡO 点の奇数番目のデータの積
算結果と加算ＡO ＋ＢE されてＣE 点の積算結果Ｓ
（１）、Ｓ（３）、Ｓ（５）、Ｓ（７）…………が得ら
れる。またＢO 点の奇数番目のデータの積算結果は第４
の加算器８によってＡE 点の偶数番目のデータの積算結
果と加算ＡE ＋ＢO されてＣO 点の積算結果Ｓ（０）、
Ｓ（２）、Ｓ（４）、Ｓ（６）……となる。
算結果は、第１の他のレジスタ５によって１タイミング
遅延され、ＢE 点の出力タイミングとなる。またＡO 点
の奇数番目のデータの積算結果は、第２の他のレジスタ
６によって１タイミング遅延されＢO 点の出力タイミン
グとなる。またＢE 点の偶数番目のデータの積算結果は
第３の加算器７によってＡO 点の奇数番目のデータの積
算結果と加算ＡO ＋ＢE されてＣE 点の積算結果Ｓ
（１）、Ｓ（３）、Ｓ（５）、Ｓ（７）…………が得ら
れる。またＢO 点の奇数番目のデータの積算結果は第４
の加算器８によってＡE 点の偶数番目のデータの積算結
果と加算ＡE ＋ＢO されてＣO 点の積算結果Ｓ（０）、
Ｓ（２）、Ｓ（４）、Ｓ（６）……となる。
【００１１】このように加算して得られたＣE 点の第３
の加算器７の積算結果とＣO 点の第４の加算器８の積算
結果は、切替器９によって交互に切替えてシリアルに出
力され、結果的に切替器９から出力される積算結果は、
入力する全データの総和の積算結果Ｓ（０）、Ｓ
（１）、Ｓ（２）、Ｓ（３）、Ｓ（４）、Ｓ（５）、…
…となり、これは従来の図２の積算回路によるＳ点の積
算結果Ｓ（０）、Ｓ（１）、Ｓ（２）、Ｓ（３）……と
同一のものが得られる。
の加算器７の積算結果とＣO 点の第４の加算器８の積算
結果は、切替器９によって交互に切替えてシリアルに出
力され、結果的に切替器９から出力される積算結果は、
入力する全データの総和の積算結果Ｓ（０）、Ｓ
（１）、Ｓ（２）、Ｓ（３）、Ｓ（４）、Ｓ（５）、…
…となり、これは従来の図２の積算回路によるＳ点の積
算結果Ｓ（０）、Ｓ（１）、Ｓ（２）、Ｓ（３）……と
同一のものが得られる。
【００１２】この本発明の高速積算回路は、以上の説明
のように積算回路を２個並列に使用して、データを２分
割してパラレルに積算するので、各積算回路のデータの
積算時間は１つの積算回路の２倍に確保できる。これに
より加算器の桁上がり作動時間を積算時間内に充分に確
保できるので積算の高速化が可能となる。また、パラレ
ル積算された各々の積算結果は切替器の切替制御でシリ
アルに変換されて出力され、１つの積算回路の積算結果
と同一の出力が得られる。
のように積算回路を２個並列に使用して、データを２分
割してパラレルに積算するので、各積算回路のデータの
積算時間は１つの積算回路の２倍に確保できる。これに
より加算器の桁上がり作動時間を積算時間内に充分に確
保できるので積算の高速化が可能となる。また、パラレ
ル積算された各々の積算結果は切替器の切替制御でシリ
アルに変換されて出力され、１つの積算回路の積算結果
と同一の出力が得られる。
【００１３】
【発明の効果】以上のように、本発明によれば、従来の
積算回路を２個並列に使用することにより、積算すべき
データを２分割して積算することができる。これによ
り、各積算回路あたりの語長が小さくなるので高速化が
可能である。これは高速動作に対応することのできる高
速積算回路として優れており、ディジタルデータ伝送に
対する実用性の点でその効果は著しい。
積算回路を２個並列に使用することにより、積算すべき
データを２分割して積算することができる。これによ
り、各積算回路あたりの語長が小さくなるので高速化が
可能である。これは高速動作に対応することのできる高
速積算回路として優れており、ディジタルデータ伝送に
対する実用性の点でその効果は著しい。
【図１】本発明の一実施例高速積算回路のブロック構成
図である。
図である。
【図２】従来の積算回路の構成図である。
【図３】本発明と従来技術とを比較説明するタイミング
チャートである。
チャートである。
１…偶数番目のデータを積算する第１の加算器。 ２…奇数番目のデータを積算する第２の加算器。 ３…偶数番目のデータの積算結果を格納する第１のレジ
スタ。 ４…奇数番目のデータの積算結果を格納する第２のレジ
スタ。 ５…偶数番目のデータの積算結果を格納する第１の他の
レジスタ。 ６…奇数番目のデータの積算結果を格納する第２の他の
レジスタ。 ７…積算データの第３の加算器。 ８…積算データの第４の加算器。 ９…積算データの出力切替器。
スタ。 ４…奇数番目のデータの積算結果を格納する第２のレジ
スタ。 ５…偶数番目のデータの積算結果を格納する第１の他の
レジスタ。 ６…奇数番目のデータの積算結果を格納する第２の他の
レジスタ。 ７…積算データの第３の加算器。 ８…積算データの第４の加算器。 ９…積算データの出力切替器。
Claims (2)
- 【請求項１】 データを加算器とレジスタを用いて積算
する積算回路において、偶数番目のデータを積算する第
１の加算器と、奇数番目のデータを積算する第２の加算
器と、上記第１の加算器の偶数番目のデータの積算結果
を一時格納する第１のレジスタと、上記第２の加算器の
奇数番目のデータの積算結果を一時格納する第２のレジ
スタと、上記第１のレジスタの偶数番目のデータの積算
結果と上記第２のレジスタの奇数番目のデータの積算結
果を加算する第３及び第４の加算器と、該第３及び第４
の加算器の積算結果を交互に切替えてシリアルに全デー
タの総和の積算結果を出力する切替器とから成ることを
特徴とする高速積算回路。 - 【請求項２】 請求項１記載の高速積算回路において、
上記第１のレジスタは偶数番目のデータの積算結果を一
時格納するレジスタを２個直列に設けて成り、且つ上記
第２のレジスタは奇数番目のデータの積算結果を一時格
納するレジスタを２個直列に設けて成ることを特徴とす
る高速積算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5246950A JPH07104974A (ja) | 1993-10-01 | 1993-10-01 | 高速積算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5246950A JPH07104974A (ja) | 1993-10-01 | 1993-10-01 | 高速積算回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07104974A true JPH07104974A (ja) | 1995-04-21 |
Family
ID=17156153
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5246950A Pending JPH07104974A (ja) | 1993-10-01 | 1993-10-01 | 高速積算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07104974A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100434364B1 (ko) * | 2000-12-27 | 2004-06-04 | 엘지전자 주식회사 | 직렬 가산기 |
| WO2010113205A1 (ja) * | 2009-03-31 | 2010-10-07 | 富士通株式会社 | 集積回路装置及び電子装置 |
-
1993
- 1993-10-01 JP JP5246950A patent/JPH07104974A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100434364B1 (ko) * | 2000-12-27 | 2004-06-04 | 엘지전자 주식회사 | 직렬 가산기 |
| WO2010113205A1 (ja) * | 2009-03-31 | 2010-10-07 | 富士通株式会社 | 集積回路装置及び電子装置 |
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