JPH04207411A - 選択回路 - Google Patents
選択回路Info
- Publication number
- JPH04207411A JPH04207411A JP33072990A JP33072990A JPH04207411A JP H04207411 A JPH04207411 A JP H04207411A JP 33072990 A JP33072990 A JP 33072990A JP 33072990 A JP33072990 A JP 33072990A JP H04207411 A JPH04207411 A JP H04207411A
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- JP
- Japan
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- signal
- circuit
- selection
- input
- selection circuit
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- Pending
Links
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 1
Landscapes
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、複数の入力信号を選択的に出力する選択回路
に関する。
に関する。
従来、この種の選択回路は、第４１！ｌに表すように選
択信号Ｃを入力として選択制御信号を出力するデコーダ
４と、一方の入力端に入力信号１〜ｎがそれぞれ入力さ
れるとともに、他方の入力端にデコーダ４から出力され
た選択制御信号がそれぞれ入力されるｎ個の論理積回路
３．〜３１、これら論理積回路３１〜３□の出力信号を
入力とする論理和回路５とで構成されている。
択信号Ｃを入力として選択制御信号を出力するデコーダ
４と、一方の入力端に入力信号１〜ｎがそれぞれ入力さ
れるとともに、他方の入力端にデコーダ４から出力され
た選択制御信号がそれぞれ入力されるｎ個の論理積回路
３．〜３１、これら論理積回路３１〜３□の出力信号を
入力とする論理和回路５とで構成されている。
この選択回路では、入力信号１〜ｎはそれぞれ論理積回
路３１〜３ｏ の一方の入力端に入力され、デコーダ４
から入力信号毎に出力された選択制御信号が論理積回路
３．〜３．．の他方の入力端に入力される。各論理積回
路３．〜３ｏ はそれぞれ入力信号および選択制御信号
が共にハイレベル「１」のときハイレベル「１」の信号
を出力し、論理和回路５はこれら論理積回路３１〜３．
０出力信出力輪理和をとって、入力信号１〜ｎのうちの
いずれかを選択出力信号６として出力する。
路３１〜３ｏ の一方の入力端に入力され、デコーダ４
から入力信号毎に出力された選択制御信号が論理積回路
３．〜３．．の他方の入力端に入力される。各論理積回
路３．〜３ｏ はそれぞれ入力信号および選択制御信号
が共にハイレベル「１」のときハイレベル「１」の信号
を出力し、論理和回路５はこれら論理積回路３１〜３．
０出力信出力輪理和をとって、入力信号１〜ｎのうちの
いずれかを選択出力信号６として出力する。
第５図は入力信号が２つの場合の選択回路の回路構成を
表すものである。この選択回路では、論理積回路１１に
は一方の入力信号Ａおよび選択信号Ｃの否定回路１３に
よる反転信号が入力される。論理積回路１２には他方の
入力信号Ｂおよび選択信号Ｃが入力されるようになって
いる。論理和回路１４はこれら論理積回路１１、］２の
論理積８力を入力とし、入力信号Ａ、Ｂのいずれか一方
を選択制御信号１５として出力する。第６図は第５図の
選択回路の各素子の出力信号のタイミングチャートを表
すものである。
表すものである。この選択回路では、論理積回路１１に
は一方の入力信号Ａおよび選択信号Ｃの否定回路１３に
よる反転信号が入力される。論理積回路１２には他方の
入力信号Ｂおよび選択信号Ｃが入力されるようになって
いる。論理和回路１４はこれら論理積回路１１、］２の
論理積８力を入力とし、入力信号Ａ、Ｂのいずれか一方
を選択制御信号１５として出力する。第６図は第５図の
選択回路の各素子の出力信号のタイミングチャートを表
すものである。
〔発明が解決しようとする課題ニ
従来の選択回路では、第６図に示したように選択信号Ｃ
をローレベル「０」からハイレベル「１」へ切り替えた
とき、切り替える前に選択されていた入力信号Ａと、切
り替えた後に選択される入力信号Ｂが共にハイレベル「
ｌｊであったときに、否定回路１３および論理積回路１
１１２等の各素子の持つ信号遅延時間ｔにより論理和回
路１４からの選択出力信号１５にスパイクノイズａが発
生し、これが装置の誤動作の原因となっていた。これは
第４図の選択回路でも同様である。
をローレベル「０」からハイレベル「１」へ切り替えた
とき、切り替える前に選択されていた入力信号Ａと、切
り替えた後に選択される入力信号Ｂが共にハイレベル「
ｌｊであったときに、否定回路１３および論理積回路１
１１２等の各素子の持つ信号遅延時間ｔにより論理和回
路１４からの選択出力信号１５にスパイクノイズａが発
生し、これが装置の誤動作の原因となっていた。これは
第４図の選択回路でも同様である。
本発明はかかる問題点に鑑みてなされたもので、その目
的は、選択信号の切り替え時におけるスパイクノイズの
発生を防止することができる選択回路を提供することに
ある。
的は、選択信号の切り替え時におけるスパイクノイズの
発生を防止することができる選択回路を提供することに
ある。
本発明に係る選択回路は、第１の信号および第２の信号
とともに選択信号を入力とし、第１の信号および第２の
信号のいずれかを選択的に出力する選択回路本体部と、
第１の信号および第２の信号を入力とする論理積回路と
、前記選択回路本体部の出力信号および前記論理積回路
の出力信号を入力とする論理和回路とを具備してし）る
。
とともに選択信号を入力とし、第１の信号および第２の
信号のいずれかを選択的に出力する選択回路本体部と、
第１の信号および第２の信号を入力とする論理積回路と
、前記選択回路本体部の出力信号および前記論理積回路
の出力信号を入力とする論理和回路とを具備してし）る
。
このような構成により本発明の選択回路では、第１の入
力信号および第２の入力信号がともに／Ｘイレベル「１
」のときには、選択回路本体部の出力信号のレベルにか
かわらず、論理和回路から出力される選択出力信号を強
制的にノ＼イレベル「１」とすることができ、これによ
りスパイクノイズの発生を防止することができる。
力信号および第２の入力信号がともに／Ｘイレベル「１
」のときには、選択回路本体部の出力信号のレベルにか
かわらず、論理和回路から出力される選択出力信号を強
制的にノ＼イレベル「１」とすることができ、これによ
りスパイクノイズの発生を防止することができる。
以下、図面を参照して本発明の詳細な説明する。
第１図は本発明の一実施例に係る選択回路の回路構成を
表すものである。この回路は２つの入力信号Ａ、Ｂの選
択を行う選択回路であり、第２図は第１図の回路を論理
ゲート記述により書き換えた等価回路である。なお、第
５図と同一構成部分は同一符号を付して説明する。この
選択回路は、第５図に示した回路と同一構成の選択回路
本体部２０内に、論理積回路２１および論理和回路２２
を備えている。選択回路本体部２０の論理積回路１１に
は一方の入力信号Ａおよび選択信号Ｃの否定回路１３に
よる反転信号が入力されるようになっている。論理積回
路１２には他方の入力信号Ｂおよび選択信号Ｃが入力さ
れるようになっている。論理和回路１４はこれら論理積
回路１１．１２の論理積出力を入力とし、入力信号Ａ、
Ｂのいずれか一方を出力信号１５として出力する。
表すものである。この回路は２つの入力信号Ａ、Ｂの選
択を行う選択回路であり、第２図は第１図の回路を論理
ゲート記述により書き換えた等価回路である。なお、第
５図と同一構成部分は同一符号を付して説明する。この
選択回路は、第５図に示した回路と同一構成の選択回路
本体部２０内に、論理積回路２１および論理和回路２２
を備えている。選択回路本体部２０の論理積回路１１に
は一方の入力信号Ａおよび選択信号Ｃの否定回路１３に
よる反転信号が入力されるようになっている。論理積回
路１２には他方の入力信号Ｂおよび選択信号Ｃが入力さ
れるようになっている。論理和回路１４はこれら論理積
回路１１．１２の論理積出力を入力とし、入力信号Ａ、
Ｂのいずれか一方を出力信号１５として出力する。
論理積回路２１には入力信号Ａ、Ｂがともに入力され、
その論理積出力が論理和回路２２の一方の入力端に入力
される。論理和回路２２の他方の入力端には選択回路本
体部２０から出力された出力信号１５が入力され、論理
和回路２２は２つの入力信号の論理和を選択出力信号２
３として出力するようになっている。
その論理積出力が論理和回路２２の一方の入力端に入力
される。論理和回路２２の他方の入力端には選択回路本
体部２０から出力された出力信号１５が入力され、論理
和回路２２は２つの入力信号の論理和を選択出力信号２
３として出力するようになっている。
この選択回路では、入力信号ＡＳＢが共にノ＼イレベル
「１」になると、論理積回路２１の出力はハイレベル「
ｌ」となり、論理積回路２１の出力信号を入力とする論
理積回路２２の出力信号は選択回路本体部２０の出力信
号のレベルにかかわらず、必ずハイレベル「１」となる
。したがって選択信号Ｃのレベル切り換え時に、選択回
路本体部２０で発生したスパイクノイズは論理和回路２
０から出力された選択出力信号２３までは伝達されない
。
「１」になると、論理積回路２１の出力はハイレベル「
ｌ」となり、論理積回路２１の出力信号を入力とする論
理積回路２２の出力信号は選択回路本体部２０の出力信
号のレベルにかかわらず、必ずハイレベル「１」となる
。したがって選択信号Ｃのレベル切り換え時に、選択回
路本体部２０で発生したスパイクノイズは論理和回路２
０から出力された選択出力信号２３までは伝達されない
。
第３図は本発明の他の実施例を表すもので、入力信号１
〜４０４入力選択回路の例を表すものである。この４入
力選択回路は第１図および第２図に示した選択回路と同
一構成の選択回路３０．３１．３２で構成されており、
入力信号１．２および選択信号Ｃが選択回路３０へ、ま
た入力信号３．４および選択信号Ｃが選択回路３１へそ
れぞれ入力され、これら選択回路３０．３１から出力さ
れた選択出力信号２３が選択信号Ｃとともに選択回路３
２に入力され、この選択回路３２から入力信号１〜４の
いずれかを選択出力信号３３として出力する。この選択
回路でも、選択信号Ｃのレベル切り換え時に、選択回路
本体部２０で発生したスパイクノイズは選択回路３２か
ら出力される選択出力信号３３まで伝達されないことは
第１図と同様である。
〜４０４入力選択回路の例を表すものである。この４入
力選択回路は第１図および第２図に示した選択回路と同
一構成の選択回路３０．３１．３２で構成されており、
入力信号１．２および選択信号Ｃが選択回路３０へ、ま
た入力信号３．４および選択信号Ｃが選択回路３１へそ
れぞれ入力され、これら選択回路３０．３１から出力さ
れた選択出力信号２３が選択信号Ｃとともに選択回路３
２に入力され、この選択回路３２から入力信号１〜４の
いずれかを選択出力信号３３として出力する。この選択
回路でも、選択信号Ｃのレベル切り換え時に、選択回路
本体部２０で発生したスパイクノイズは選択回路３２か
ら出力される選択出力信号３３まで伝達されないことは
第１図と同様である。
なお、上記実施例においては、２入力選択回路および４
入力選択回路についてｔＨＵしたが、本発明はこれに限
定するものではなく、第１図の選択回路を複数用いるこ
とにより任意の数の入力選択回路を実現できることは勿
論である。
入力選択回路についてｔＨＵしたが、本発明はこれに限
定するものではなく、第１図の選択回路を複数用いるこ
とにより任意の数の入力選択回路を実現できることは勿
論である。
以上説明したように本発明の選択回路によれば、複数の
入力信号が共にハイレベルのときに、選択回路本体部の
出力レベルを強制的にハイレベルとするよう構成したの
で、選択信号のレベル切り替え時におけるスパイクノイ
ズの発生を防止することができる効果がある。
入力信号が共にハイレベルのときに、選択回路本体部の
出力レベルを強制的にハイレベルとするよう構成したの
で、選択信号のレベル切り替え時におけるスパイクノイ
ズの発生を防止することができる効果がある。
第１図は本発明の一実施例に係る選択回路の構成図、第
２図は第１図の等価回路図、第３図は本発明の他の実施
例に係る選択回路の構成図、第４図および第５図はそれ
ぞれ従来の選択回路の構成図、第６図（ａ）〜（ｄ）は
それぞれ第５図の回路の動作を説明するためのタイミン
グチャートである。 ２０・・・・・・選択回路本体部 ２１・・・・・・論理積回路 ２２・・・・・論理和回路 ２３・・・・・・選択出力信号 Ａ、Ｂ・・・・・・入力信号 Ｃ・・・・・・選択信号
２図は第１図の等価回路図、第３図は本発明の他の実施
例に係る選択回路の構成図、第４図および第５図はそれ
ぞれ従来の選択回路の構成図、第６図（ａ）〜（ｄ）は
それぞれ第５図の回路の動作を説明するためのタイミン
グチャートである。 ２０・・・・・・選択回路本体部 ２１・・・・・・論理積回路 ２２・・・・・論理和回路 ２３・・・・・・選択出力信号 Ａ、Ｂ・・・・・・入力信号 Ｃ・・・・・・選択信号
Claims (1)
- 【特許請求の範囲】 １、第１の信号および第２の信号とともに選択信号を入
力とし、第１の信号および第２の信号のいずれかを選択
的に出力する選択回路本体部と、第１の信号および第２
の信号を入力とする論理積回路と、 前記選択回路本体部の出力信号および前記論理積回路の
出力信号を入力とする論理和回路 とを具備したことを特徴とする選択回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33072990A JPH04207411A (ja) | 1990-11-30 | 1990-11-30 | 選択回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33072990A JPH04207411A (ja) | 1990-11-30 | 1990-11-30 | 選択回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04207411A true JPH04207411A (ja) | 1992-07-29 |
Family
ID=18235906
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33072990A Pending JPH04207411A (ja) | 1990-11-30 | 1990-11-30 | 選択回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04207411A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016018563A (ja) * | 2014-07-08 | 2016-02-01 | エイアールエム リミテッド | 調停兼多重化回路 |
-
1990
- 1990-11-30 JP JP33072990A patent/JPH04207411A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016018563A (ja) * | 2014-07-08 | 2016-02-01 | エイアールエム リミテッド | 調停兼多重化回路 |
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