JPH0991982A

JPH0991982A - シフトレジスタ

Info

Publication number: JPH0991982A
Application number: JP7249589A
Authority: JP
Inventors: Katsushige Kanou; 雄慈狩野
Original assignee: NEC Engineering Ltd
Current assignee: NEC Engineering Ltd
Priority date: 1995-09-27
Filing date: 1995-09-27
Publication date: 1997-04-04

Abstract

(57)【要約】【課題】シフト量を任意に変更することができるシフ
トレジスタを実現する。【解決手段】書込みアドレスが入力されることにより
書込みポートに入力されているデータが書込まれかつ読
出しアドレスが入力されることにより読出しポートに入
力されているデータが読出されるデュアルポートＲＡＭ
１１を用いる。このデュアルポートＲＡＭ１１におい
て、書込みアドレスとなるライトアドレスカウンタ１３
のカウント出力１３０が制御入力１１０の値と一致して
から、読出しアドレスとなるリードアドレスカウンタ１
４のカウント出力１４０を入力することにより、両カウ
ント出力の間には時間差が生じ、シフトレジスタが構成
できる。制御入力１１０の値を変更すれば、時間差が変
化し、シフト量を変化させることができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はシフトレジスタに関
し、特にシフト可変レジスタに関する。

【０００２】

【従来の技術】一般に、シフトレジスタは、シフト入力
端子に入力されたデータをクロックの立上りに応じて順
次シフトし、シフト出力端子から出力するレジスタであ
る。かかるシフトレジスタは、Ｄ型フリップフロップ
（以下、ＤＦＦ）を数個直列接続した構成であり、各Ｄ
ＦＦに入力されたクロックの立上り毎にデータが順に後
段に伝達される。

【０００３】

【発明が解決しようとする課題】上述した従来のシフト
レジスタは、シフト量が多くなればなるほど必要になる
ＤＦＦの数が増える。このため、シフト量が多くても、
回路規模の増大しないシフトレジスタの実現が期待され
ていた。また、シフト量を任意に変更することのできる
シフトレジスタの実現が期待されていた。

【０００４】ところで、特開昭６３―２７５２２７号公
報には、ビタビ復号器のパスメモリ回路をセレクタとデ
ュアルポートＲＡＭ（ＲａｎｄｏｍＡｃｃｅｓｓＭ
ｅｍｏｒｙ）とによって構成し、時分割的にパスセレク
ト信号により最尤パスの履歴記憶処理を行うメモリ回路
が記載されている。

【０００５】このメモリ回路は以下のような構成であ
る。すなわち、ｎ段のパスメモリ回路に相当する０〜ｎ
番地構成としたデュアルポートＲＡＭに入力切替え信号
によりセレクトされた初段設定値又は前段の出力データ
（読出しアドレスｎにより出力）を書込みアドレス０に
より記憶する。このとき、読出しアドレスｎが入力され
る。その以降、順に読出しアドレスｎ、ｎ−１、…、１
を同時に入力することで０番地に書込まれたデータが、
ｎ番地まで復号サイクル毎に生き残りパス判定されパス
セレクト信号により移行し、ｎ番地の読出しアドレスｎ
により出力信号として出力される。

【０００６】しかし、かかるメモリ回路は、復号サイク
ル毎に生き残りパス判定する判定分のワード数のデュア
ルポートＲＡＭにより固定な一定時間のパス判定された
データをシフトするものであり、シフト量を任意に変更
することができないという欠点がある。また、このメモ
リ回路でデータをシフトするためには、データに同期し
たクロックの他に、これより速い周波数のタイミング信
号を供給するための回路が必要となり回路規模が大きく
なるという欠点がある。

【０００７】本発明は上述した従来技術の欠点を解決す
るためになされたものであり、その目的はシフト量を任
意に変更することができ、かつ回路規模が大きくなるこ
とのないシフトレジスタを提供することである。

【０００８】

【課題を解決するための手段】本発明によるシフトレジ
スタは、書込みアドレスが入力されることにより書込み
ポートに入力されているデータが書込まれかつ読出しア
ドレスが入力されることにより読出しポートに入力され
ているデータが読出されるデュアルポートメモリと、前
記書込みアドレスが入力されてから前記読出しアドレス
が入力されるまでの時間を外部制御入力に応じて変化制
御する制御手段とを含み、前記書込みポートをシフト入
力端子とし前記読出しポートをシフト出力端子としたこ
とを特徴とする。

【０００９】

【発明の実施の形態】本発明の作用は以下の通りであ
る。

【００１０】書込みアドレスが入力されることにより書
込みポートに入力されているデータが書込まれかつ読出
しアドレスが入力されることにより読出しポートに入力
されているデータが読出されるデュアルポートＲＡＭを
用いる。このデュアルポートＲＡＭにおいて、書込みア
ドレスが入力されてから読出しアドレスが入力されるま
での時間を外部制御入力に応じて変化制御する。そし
て、デュアルポートＲＡＭの書込みポートをシフト入力
端子とし読出しポートをシフト出力端子とする。

【００１１】次に、本発明の実施例について図面を参照
して説明する。

【００１２】図１は本発明によるシフトレジスタの第１
の実施例の構成を示すブロック図である。図において、
本実施例によるシフトレジスタは、書込みアドレス端子
ＷＡＤに書込みアドレスが入力されることにより書込み
ポートＩＤに入力されているデータが書込まれかつ読出
しアドレス端子ＲＡＤに読出しアドレスが入力されるこ
とにより読出しポートＯＤに入力されているデータが読
出されるデュアルポートＲＡＭ１１と、クロックＣＬＫ
の立上りタイミング毎にカウントアップ動作しそのカウ
ント出力１３０が書込みアドレスとしてＲＡＭ１１に入
力されるライトアドレスカウンタ１３と、クロックＣＬ
Ｋの立上りタイミング毎にカウントアップ動作しそのカ
ウント出力１４０が読出しアドレスとしてＲＡＭ１１に
入力されるリードアドレスカウンタ１４と、ライトアド
レスカウンタ１３のカウント出力１３０と制御入力１１
０とを比較し両者の値が一致したときにカウンタ１４を
ロード動作状態にする排他的論理和回路１０とを含んで
構成されている。

【００１３】なお、１５は入力データ１００を保持する
ＤＦＦ、１９は出力データ２００を保持するＤＦＦであ
る。

【００１４】デュアルポートＲＡＭ１１は、本例では２
５６ワード×８ビット構成であり、クロックＣＬＫがイ
ネーブル信号としてライトイネーブル端子ＷＥ及びリー
ドイネーブル端子ＲＥに入力されている。

【００１５】ライトアドレスカウンタ１３及びリードア
ドレスカウンタ１４のカウント初期値は、共に「０１」
（Ｈｅｘ（１６進数））である。ライトアドレスカウン
タ１３及びリードアドレスカウンタ１４は共に８ビット
のカウンタであるため、１〜２５５すなわち「０１」
（Ｈｅｘ）〜「ＦＦ」（Ｈｅｘ）の値を出力する。リー
ドアドレスカウンタ１４のロード端子ＬＤがローレベル
になったとき、「０１」（Ｈｅｘ）がリードアドレスカ
ウンタ１４にロードされる。

【００１６】かかる構成からなる本実施例のシフトレジ
スタについて図２を参照して説明する。同図は図１のシ
フトレジスタの動作を示すタイムチャートであり、入力
データ１００と、クロックＣＬＫと、ＤＦＦ１５の出力
データ１５０と、ライトアドレスカウンタ１３のカウン
ト出力１３０と、リードアドレスカウンタ１４のカウン
ト出力１４０と、制御入力１１０と、出力データ２００
とが示されている。

【００１７】本例では、制御入力１１０の値が当初「０
１」（Ｈｅｘ）で、その後「０Ａ」（Ｈｅｘ）に変更し
た場合の波形が示されている。

【００１８】図において、入力データ１００は、クロッ
クＣＬＫの立上りタイミング毎にＤＦＦ１５に順次保持
され、順次出力データ１５０として送出される。この出
力データ１５０は、デュアルポートＲＡＭ１１の書込み
ポートＩＤに入力される。

【００１９】ライトアドレスカウンタ１３のカウント出
力１３０は、図示されているように、クロックＣＬＫの
立上りタイミング毎に「０１」〜「ＦＦ」（Ｈｅｘ）ま
で変化する。制御入力１１０の値は、本例の場合当初
「０１」（Ｈｅｘ）であり、この制御入力１１０の値
「０１」がライトアドレスカウンタ１３のカウント出力
１３０と一致したときにリードアドレスカウンタ１４に
「０１」（Ｈｅｘ）がロードされカウントアップを開始
する。これにより、ライトアドレスカウンタ１３のカウ
ント出力１３０の値と、リードアドレスカウンタ１４の
カウント出力１４０の値とは一定の差が生じることにな
る。カウントアップが続けられ、カウント出力１３０の
値が「０１」（Ｈｅｘ）に達すると、時刻ｔ１において
カウンタ１４に「０１」（Ｈｅｘ）がロードされ再びカ
ウントアップ動作が行われる。

【００２０】また、時刻ｔ２において制御入力１１０の
値が「０１」（Ｈｅｘ）から「０Ａ」（Ｈｅｘ）に変更
されると、カウント出力１３０の値が「０Ａ」（Ｈｅ
ｘ）になった時刻ｔ３においてカウンタ１４に「０１」
（Ｈｅｘ）が再ロードされ再びカウントアップ動作が行
われる。

【００２１】この場合、出力データ１５０のデータ「Ｄ
０」が時刻ｔ１においてＲＡＭ１１に入力されてから出
力されるまでに時間Ｔｃがかかる。この時間Ｔｃはクロ
ックＣＬＫの１０クロック分に相当するため、本ＲＡＭ
１１の入出力間には１０ビットの遅れがある。そして、
本シフトレジスタでは、回路自体による遅延時間Ｔａに
時間Ｔｃを加えた時間だけ入出力間に遅延が生じている
ことになる。

【００２２】要するに、本シフトレジスタは、書込みア
ドレスが入力されてから読出しアドレスが入力されるま
での時間、すなわちシフト量が外部からの制御入力１１
０に応じて変更できるように構成されているのである。
そして、その変化制御の最小単位は１ビット、すなわち
時間Ｔｂである。

【００２３】同図には制御入力１１０の値を「０１」
（Ｈｅｘ）から「０Ａ」（Ｈｅｘ）に変更した場合、す
なわちシフト量を大きくした場合が示されているが、逆
にシフト量を小さくした場合にも変更後のシフト量に応
じてシフト動作することは明らかである。

【００２４】なお、以上のシフトレジスタにおいては、
１相クロックによって動作するので、他のクロックを必
要とせず、回路規模も大きくならない。

【００２５】図３は本発明によるシフトレジスタの第２
の実施例の構成を示すブロック図であり、図１と同等部
分は同一符号により示されている。上述した第１の実施
例ではデュアルポートＲＡＭを１つだけ用いた構成であ
るが、本実施例では２つのデュアルポートＲＡＭ１１及
び１２を用いて高速動作を可能にした構成である。

【００２６】図において、本実施例によるシフトレジス
タは、書込みアドレス端子ＷＡＤに書込みアドレスが入
力されることにより書込みポートＩＤに入力されている
データが書込まれかつ読出しアドレス端子ＲＡＤに読出
しアドレスが入力されることにより読出しポートＯＤに
入力されているデータが読出されるデュアルポートＲＡ
Ｍ１１及び１２と、クロックＣＬＫの立上りタイミング
毎にカウントアップ動作しそのカウント出力１３０が書
込みアドレスとしてＲＡＭ１１に入力されるライトアド
レスカウンタ１３と、クロックＣＬＫの立上りタイミン
グ毎にカウントアップ動作しそのカウント出力１４０が
読出しアドレスとしてＲＡＭ１１に入力されるリードア
ドレスカウンタ１４とを含んで構成されている。

【００２７】また、本実施例によるシフトレジスタは、
７ビットデータの入出力を有するＤＦＦ２０と、７ビッ
トデータの入力及び７ビットデータの出力（そのうち１
ビットは反転出力）を有するＤＦＦ２１及び２２と、Ｄ
ＦＦ１５〜１９と、オア回路２３〜２８と、排他的論理
和回路１０及び３０と、反転回路２９とを含んで構成さ
れている。

【００２８】デュアルポートＲＡＭ１１及び１２は、本
例では１２８ワード×８ビット構成である。

【００２９】ライトアドレスカウンタ１３及びリードア
ドレスカウンタ１４のカウント初期値は、共に「００」
（Ｈｅｘ）である。ライトアドレスカウンタ１３及びリ
ードアドレスカウンタ１４は共に８ビットのカウンタで
あるため、０〜２５５すなわち００（Ｈｅｘ）〜ＦＦ
（Ｈｅｘ）の値を出力する。

【００３０】カウント出力１３０はＤＦＦ２０に入力さ
れ、この出力が書込みアドレスとしてデュアルポートＲ
ＡＭ１１に入力される。また、カウント出力１４０は読
出しアドレスとしてデュアルポートＲＡＭ１１に入力さ
れる。

【００３１】ＤＦＦ２０の出力はＤＦＦ２１に入力さ
れ、この出力が書込みアドレスとしてデュアルポートＲ
ＡＭ１２に入力される。また、カウント出力１４０はＤ
ＦＦ２２に入力され、この出力が読出しアドレスとして
デュアルポートＲＡＭ１２に入力される。

【００３２】クロックＣＬＫは、オア回路２４を介して
ＲＡＭ１１のライトイネーブル端子ＷＥに入力されると
共に、オア回路２３を介してＲＡＭ１２のライトイネー
ブル端子ＷＥに入力される。またクロックＣＬＫは、オ
ア回路２７を介してＲＡＭ１１のリードイネーブル端子
ＲＥに入力されると共に、オア回路２６を介してＲＡＭ
１２のリードイネーブル端子ＲＥに入力される。

【００３３】ＤＦＦ１７は、その反転出力ＱＢがＤ入力
に接続されているため、クロックＣＬＫを２分周して出
力する。このＤＦＦ１７の出力ＱはクロックＣＬＫと共
にオア回路２３に入力され、反転出力ＱＢはクロックＣ
ＬＫと共にオア回路２４に入力されている。このため、
オア回路２３の出力２３０とオア回路２４の出力２４０
とは、共にデューティ比７５％で、互いに位相が１８０
度ずれた波形になる。

【００３４】排他的論理和回路１０の出力は、リードア
ドレスカウンタ１４のロード端子ＬＤに入力される他、
オア回路２５にも入力される。排他的論理和回路１０の
出力は、リードアドレスカウンタ１４がロード動作状態
になっているときだけ「０」で、それ以外のときは
「１」である。また、ＤＦＦ１８の出力Ｑは直接排他的
論理和回路３０に入力される他、オア回路２５を介して
排他的論理和回路３０に入力されている。そして、この
排他的論理和回路３０の出力はＤＦＦ１８のＤ入力に接
続されている。

【００３５】したがって、リードアドレスカウンタ１４
がロード動作状態になっていないとき排他的論理和回路
３０は反転回路として動作し、その出力はクロックＣＬ
Ｋを２分周したものとなる。この排他的論理和回路３０
の出力は、クロックＣＬＫと共にオア回路２６に入力さ
れている。また、ＤＦＦ１８の反転出力ＱＢはクロック
ＣＬＫと共にオア回路２７に入力されている。このた
め、オア回路２６の出力２６０とオア回路２７の出力２
７０とは、共にデューティ比７５％で、互いに位相が１
８０度ずれた波形になる。

【００３６】以上のように、ＲＡＭ１１及び１２を、交
互にライトイネーブル状態、リードイネーブル状態に
し、ライトアドレスとリードアドレスとを交互に入力し
ているので、シフトレジスタ全体としては高速にシフト
動作が行われることになる。

【００３７】かかる構成からなる本実施例のシフトレジ
スタについて図４を参照して説明する。図４は、図３の
シフトレジスタの動作を示すタイムチャートであり、図
２と同等部分は同一符号により示されている。

【００３８】図４には、入力データ１００と、クロック
ＣＬＫと、ＤＦＦ１５の出力データ１５０と、ＤＦＦ１
６の出力データ１６０と、ライトアドレスカウンタ１３
のカウント出力１３０と、ＲＡＭ１１へのライトアドレ
ス１１１と、ＲＡＭ１１へのライトイネーブル信号２４
０と、ＲＡＭ１２へのライトアドレス１２１と、ＲＡＭ
１２へのライトイネーブル信号２３０の各波形が示され
ている。

【００３９】また同図には、リードアドレスカウンタ１
４のカウント出力１４０と、ＲＡＭ１１へのリードアド
レス１１２と、ＲＡＭ１１へのリードイネーブル信号２
７０と、ＲＡＭ１２へのリードアドレス１２２と、ＲＡ
Ｍ１２へのリードイネーブル信号２６０と、制御入力１
１０と、出力データ２００とが示されている。

【００４０】なお本例においても、制御入力１１０の値
が当初「０１」（Ｈｅｘ）で、その後「０Ａ」（Ｈｅ
ｘ）に変更した場合の波形が示されている。

【００４１】図において、入力データ１００は、クロッ
クＣＬＫの立上りタイミング毎にＤＦＦ１５、１６に順
次保持され、順次出力データ１５０、１６０として送出
される。これら出力データのうち、出力データ１５０は
デュアルポートＲＡＭ１１の書込みポートＩＤに入力さ
れる。また、出力データ１６０はデュアルポートＲＡＭ
１２の書込みポートＩＤに入力される。

【００４２】ライトアドレスカウンタ１３のカウント出
力１３０は、図示されているように、クロックＣＬＫの
立上りタイミング毎に「００」〜「ＦＦ」（Ｈｅｘ）ま
で変化する。制御入力１１０の値は、当初「０１」（Ｈ
ｅｘ）であり、この制御入力１１０の値「０１」がライ
トアドレスカウンタ１３のカウント出力１３０と一致し
たときにリードアドレスカウンタ１４に「００」がロー
ドされる（図中の）。そして、リードアドレスカウン
タ１４は、この「００」からカウントアップを開始す
る。これにより、ライトアドレスカウンタ１３のカウン
ト出力１３０の値と、リードアドレスカウンタ１４のカ
ウント出力１４０の値との間には「０１」（Ｈｅｘ）の
差が生じることになる。

【００４３】その後、制御入力１１０の値が「０Ａ」
（Ｈｅｘ）に変更されると、この制御入力１１０の値
「０１」がライトアドレスカウンタ１３のカウント出力
１３０と一致したときにリードアドレスカウンタ１４に
「００」がロードされる（図中の）。そして、リード
アドレスカウンタ１４は、この「００」からカウントア
ップを開始する。これにより、ライトアドレスカウンタ
１３のカウント出力１３０の値と、リードアドレスカウ
ンタ１４のカウント出力１４０の値との間には「０Ａ」
（Ｈｅｘ）の差が生じることになる。

【００４４】このカウント出力１３０の値とカウント出
力１４０の値との間の差が図中の時間Ｔｃである。そし
て、回路自体による遅延時間Ｔａに時間Ｔｃを加えた時
間だけ入出力間に遅延が生じていることになる。制御入
力１１０による変化制御の最小単位は、図２の場合と同
様に１ビットすなわち時間Ｔｂである。

【００４５】ここで、ＲＡＭ１１へのライトイネーブル
信号２４０とＲＡＭ１２へのリードイネーブル信号２６
０とは同一の波形であり、ＲＡＭ１２へのライトイネー
ブル信号２３０とＲＡＭ１１へのリードイネーブル信号
２７０とは同一の波形である。また、ＲＡＭ１１へのラ
イトイネーブル信号２４０とＲＡＭ１２へのライトイネ
ーブル信号２３０とは位相差が１８０度であり、ＲＡＭ
１１へのリードイネーブル信号２７０とＲＡＭ１２への
リードイネーブル信号２６０とは位相差が１８０度であ
る。したがって、これらの各イネーブル信号の入力タイ
ミングにより、ＲＡＭ１１が書込み状態のときＲＡＭ１
２は読出し状態となり、逆に、ＲＡＭ１２が書込み状態
のときＲＡＭ１１は読出し状態となる。すなわち、これ
らＲＡＭには交互に書込みアドレス及び読出しアドレス
が入力され、読出し動作と書込み動作とが交互に行われ
るのである。よって、シフトレジスタ全体としては高速
なシフト動作が行われることになる。

【００４６】以上のように、ＲＡＭ１１及び１２に交互
に書込みアドレス及び読出しアドレスが入力される様子
が同図中のＲＡＭ１１へのライトアドレス１１１、ＲＡ
Ｍ１２へのライトアドレス１２１、ＲＡＭ１１へのリー
ドアドレス１１２及びＲＡＭ１２へのリードアドレス１
２２に示されている。

【００４７】すなわち、ＲＡＭ１１へのライトアドレス
１１１が「００」、「０２」、「０４」…（Ｈｅｘ）で
あるのに対し、ＲＡＭ１２へのライトアドレス１２１は
「０１」、「０３」、「０５」…（Ｈｅｘ）である。ま
た、ＲＡＭ１１へのリードアドレス１１２が「００」、
「０２」、「０４」…（Ｈｅｘ）であるのに対し、ＲＡ
Ｍ１２へのリードアドレス１２２は「０１」、「０
３」、「０５」…（Ｈｅｘ）である。

【００４８】このように、本実施例のシフトレジスタ
は、アドレスを２つのデュアルポートＲＡＭに振り分け
る構成であるため、第１の実施例よりも高速な動作が可
能となるのである。

【００４９】そして、制御入力を「０１」から「０Ａ」
に変更しているため、図示されているように、シフト量
が大きくなっている。このように、本実施例の場合にお
いても、書込みアドレスが入力されてから読出しアドレ
スが入力されるまでの時間を制御入力に応じて変化制御
し、シフト量を変更できるのである。

【００５０】

【発明の効果】以上説明したように本発明は、デュアル
ポートＲＡＭを用いてシフトレジスタを構成し、その書
込みアドレスが入力されてから読出しアドレスが入力さ
れるまでの時間を外部制御入力に応じて変化制御するこ
とにより、シフト量を任意に変更でき、かつ回路規模が
大きくならないという効果がある。

【図面の簡単な説明】

【図１】本発明の第１の実施例によるシフトレジスタの
構成を示すブロック図である。

【図２】図１のシフトレジスタの動作を示すタイムチャ
ートである。

【図３】本発明の第２の実施例によるシフトレジスタの
構成を示すブロック図である。

【図４】図３のシフトレジスタの動作を示すタイムチャ
ートである。

【符号の説明】

１０、３０排他的論理和回路１１、１２デュアルポートＲＡＭ１３ライトアドレスカウンタ１４リードアドレスカウンタ１５〜２２ＤＦＦ

Claims

【特許請求の範囲】

【請求項１】書込みアドレスが入力されることにより
書込みポートに入力されているデータが書込まれかつ読
出しアドレスが入力されることにより読出しポートに入
力されているデータが読出されるデュアルポートメモリ
と、前記書込みアドレスが入力されてから前記読出しア
ドレスが入力されるまでの時間を外部制御入力に応じて
変化制御する制御手段とを含み、前記書込みポートをシ
フト入力端子とし前記読出しポートをシフト出力端子と
したことを特徴とするシフトレジスタ。
【請求項２】前記デュアルポートメモリを複数含み、
更にこれらデュアルポートメモリに前記書込みアドレス
を交互に入力する手段と、これらデュアルポートメモリ
に前記読出しアドレスを交互に入力する手段とを含むこ
とを特徴とする請求項１記載のシフトレジスタ。
【請求項３】前記制御手段は、前記書込みアドレスを
順次発生する書込みアドレス発生手段と、この発生した
書込みアドレスと前記外部制御入力の値とが一致した以
後前記読出しアドレスを順次発生する読出しアドレス発
生手段とを含むことを特徴とする請求項１又は２記載の
シフトレジスタ。