JPH10126235A - Pwmパルス発生回路 - Google Patents
Pwmパルス発生回路Info
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- JPH10126235A JPH10126235A JP27776096A JP27776096A JPH10126235A JP H10126235 A JPH10126235 A JP H10126235A JP 27776096 A JP27776096 A JP 27776096A JP 27776096 A JP27776096 A JP 27776096A JP H10126235 A JPH10126235 A JP H10126235A
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Abstract
(57)【要約】
【課題】クロックパルスの周波数を上げることなく、ま
た回路規模が増大するのを抑え、かつパルス幅の精度を
悪化させることなくPWMパルスのパルス幅に対する分
解能を向上させる。 【解決手段】パルス幅補正レジスタ51、加算器52、
合成レジスタ53及びANDゲートG51,G52を含
み、N個のオーバーフロー信号OF1のうちのパルス幅
補正レジスタ51に設定されているパルス幅補正値と対
応する数だけ所定のパルス幅の補正パルスPcを発生す
る補正パルス発生回路5を設ける。補正パルスPcと基
本のPWMパルスPpwmfとを合成しこれらパルスの
パルス幅を合計したパルス幅のPWMパルスPpwmを
出力するパルス合成回路6を設ける。
た回路規模が増大するのを抑え、かつパルス幅の精度を
悪化させることなくPWMパルスのパルス幅に対する分
解能を向上させる。 【解決手段】パルス幅補正レジスタ51、加算器52、
合成レジスタ53及びANDゲートG51,G52を含
み、N個のオーバーフロー信号OF1のうちのパルス幅
補正レジスタ51に設定されているパルス幅補正値と対
応する数だけ所定のパルス幅の補正パルスPcを発生す
る補正パルス発生回路5を設ける。補正パルスPcと基
本のPWMパルスPpwmfとを合成しこれらパルスの
パルス幅を合計したパルス幅のPWMパルスPpwmを
出力するパルス合成回路6を設ける。
Description
【0001】
【発明の属する技術分野】本発明はPWMパルス発生回
路に関し、特にパルス幅を細かく制御できる高分解能化
機能を備えたPWMパルス発生回路に関する。
路に関し、特にパルス幅を細かく制御できる高分解能化
機能を備えたPWMパルス発生回路に関する。
【0002】
【従来の技術】PWMパルス発生回路は、PWMパルス
をサーボモータや比例ソレノイド等に供給し、その制御
量を制御する回路として用いられる。
をサーボモータや比例ソレノイド等に供給し、その制御
量を制御する回路として用いられる。
【0003】図5はこのようなPWMパルス発生回路の
最も基本的な一例を示すブロック図、図6はこのPWM
パルス発生回路の各部信号の波形図である。
最も基本的な一例を示すブロック図、図6はこのPWM
パルス発生回路の各部信号の波形図である。
【0004】このPWMパルス発生回路(第1の例)
は、クロックパルスCLKを“0”から順次カウントし
て最大値までカウントアップし、次のクロックパルスC
LKが入力されるとオーバーフローしてオーバーフロー
信号OFを出力すると共に再び“0”からカウントアッ
プするカウント1と、出力されるPWMパルスPpwm
のパルス幅を設定するパルス幅設定値を記憶しておきそ
の値のパルス幅設定信号PWSを出力するパルス幅設定
レジスタ2と、カウンタ1からのカウント値CVとパル
ス幅設定信号PWSの値とを比較し一致したとき一致信
号EQを出力する比較器3と、オーバーフロー信号OF
によりセットされて高レベルとなり一致信号EQにより
リセットされて低レベルとなるPWMパルスPpwmを
出力するフリップフロップ回路4とを有する構成となっ
ている。
は、クロックパルスCLKを“0”から順次カウントし
て最大値までカウントアップし、次のクロックパルスC
LKが入力されるとオーバーフローしてオーバーフロー
信号OFを出力すると共に再び“0”からカウントアッ
プするカウント1と、出力されるPWMパルスPpwm
のパルス幅を設定するパルス幅設定値を記憶しておきそ
の値のパルス幅設定信号PWSを出力するパルス幅設定
レジスタ2と、カウンタ1からのカウント値CVとパル
ス幅設定信号PWSの値とを比較し一致したとき一致信
号EQを出力する比較器3と、オーバーフロー信号OF
によりセットされて高レベルとなり一致信号EQにより
リセットされて低レベルとなるPWMパルスPpwmを
出力するフリップフロップ回路4とを有する構成となっ
ている。
【0005】このPWMパルス発生回路においては、パ
ルス幅設定レジスタ2に記憶するパルス幅設定値を変え
ることにより、周期が一定で任意のパルス幅のPWMパ
ルスPpwmを得ることができる。
ルス幅設定レジスタ2に記憶するパルス幅設定値を変え
ることにより、周期が一定で任意のパルス幅のPWMパ
ルスPpwmを得ることができる。
【0006】このPWMパルス発生回路において、周期
が一定で(そのままで)パルス幅に対する分解能を上げ
るためには、カウンタ1の最大値を大きくすると共にク
ロックパルスCLKの周波数を上げる必要がある。この
ため、カウンタ1のビット数が増大してその回路規模が
増大し、また、クロックパルスCLKの周波数にも上限
があり、分解能を向上させるには現実的でない。
が一定で(そのままで)パルス幅に対する分解能を上げ
るためには、カウンタ1の最大値を大きくすると共にク
ロックパルスCLKの周波数を上げる必要がある。この
ため、カウンタ1のビット数が増大してその回路規模が
増大し、また、クロックパルスCLKの周波数にも上限
があり、分解能を向上させるには現実的でない。
【0007】クロックパルスCLKの周波数、及びカウ
ンタ1のビット数をそのままにしておき、周期を変えず
にPWMパルスのパルス幅に対する分解能を向上するよ
うにした例として、特開平7−79142号公報記載の
ものがある。
ンタ1のビット数をそのままにしておき、周期を変えず
にPWMパルスのパルス幅に対する分解能を向上するよ
うにした例として、特開平7−79142号公報記載の
ものがある。
【0008】図7はこの特開平7−79142号公報記
載の例を参照して作成したPWMパルス発生回路(第2
の例)の回路図、図8はこのパルス発生回路の各部信号
の波形図である。
載の例を参照して作成したPWMパルス発生回路(第2
の例)の回路図、図8はこのパルス発生回路の各部信号
の波形図である。
【0009】このPWMパルス発生回路は、前述の第1
の例と同一の構成と、この構成で発生したPWMパルス
を基本のPWMパルスPpwmfとして入力しこれを所
定の時間、例えばクロックパルスの一周期の1/4の時
間だけ遅延させる遅延回路DL1と、この遅延回路DL
1の出力信号DLS1を遅延回路DL1と同じ時間だけ
遅延させる遅延回路DL2と、この遅延回路DL2の出
力信号OLS2を遅延回路DL1と同じ時間だけ遅延さ
せる遅延回路DL3と、これら遅延回路DL1〜DL3
の出力信号DLS1〜DLS3のうちの1つを選択する
か1つも選択しないかして出力(SS)する選択回路7
と、基本のPWMパルスPpwmfと選択回路7の出力
信号SSとの論理和をとってPWMパルスPpwmとし
て出力するパルス合成回路6とを有する構成となってい
る。
の例と同一の構成と、この構成で発生したPWMパルス
を基本のPWMパルスPpwmfとして入力しこれを所
定の時間、例えばクロックパルスの一周期の1/4の時
間だけ遅延させる遅延回路DL1と、この遅延回路DL
1の出力信号DLS1を遅延回路DL1と同じ時間だけ
遅延させる遅延回路DL2と、この遅延回路DL2の出
力信号OLS2を遅延回路DL1と同じ時間だけ遅延さ
せる遅延回路DL3と、これら遅延回路DL1〜DL3
の出力信号DLS1〜DLS3のうちの1つを選択する
か1つも選択しないかして出力(SS)する選択回路7
と、基本のPWMパルスPpwmfと選択回路7の出力
信号SSとの論理和をとってPWMパルスPpwmとし
て出力するパルス合成回路6とを有する構成となってい
る。
【0010】このPWMパルス発生回路では、クロック
パルスCLKの周波数を変えることなく、また、カウン
タ1のビット数(カウント値の最大値)を変えることな
く、基本のPWMパルスPpwmfのパルス幅に対し、
同一のパルス幅、クロックパルスCLKの一周期の1/
4だけ長いパルス幅、同様に2/4だけ長いパルス幅、
同様に3/4だけ長いパルス幅の4種類のパルス幅のP
WMパルスPpwmを得ることができる。
パルスCLKの周波数を変えることなく、また、カウン
タ1のビット数(カウント値の最大値)を変えることな
く、基本のPWMパルスPpwmfのパルス幅に対し、
同一のパルス幅、クロックパルスCLKの一周期の1/
4だけ長いパルス幅、同様に2/4だけ長いパルス幅、
同様に3/4だけ長いパルス幅の4種類のパルス幅のP
WMパルスPpwmを得ることができる。
【0011】すなわち、PWMパルスPpwmのパルス
幅に対する分解能を4倍、従って2ビット分、向上させ
ることができる。
幅に対する分解能を4倍、従って2ビット分、向上させ
ることができる。
【0012】
【発明が解決しようとする課題】上述した従来のPWM
パルス発生回路は、周期をそのままにしてPWMパルス
Ppwmのパルス幅に対する分解能を向上をはかろうと
すると、第1の例では、カウンタ1の最大値を上げると
共にクロックパルスCLKの周波数を上げる必要がある
ため、カウンタ1のビット数が増えて回路規模が増大
し、かつクロックパルスCLKの周波数には上限があ
り、これでは現実的でないので、カウンタ1のビット数
及びクロックパルスCLKの周波数をそのままにしてお
き(変えないで)分解能の向上をはかるようにした第2
の例では、分解能の向上をはかろうとする分の、例えば
クロックパルスCLKの一周期をnビット分に細分化し
た分解能とするためには2のn乗分の遅延回路が必要と
なり、回路規模が増大するという問題点があり、また、
多数のアナログ回路を使用しているため、パルス幅の精
度が悪化するという問題点がある。
パルス発生回路は、周期をそのままにしてPWMパルス
Ppwmのパルス幅に対する分解能を向上をはかろうと
すると、第1の例では、カウンタ1の最大値を上げると
共にクロックパルスCLKの周波数を上げる必要がある
ため、カウンタ1のビット数が増えて回路規模が増大
し、かつクロックパルスCLKの周波数には上限があ
り、これでは現実的でないので、カウンタ1のビット数
及びクロックパルスCLKの周波数をそのままにしてお
き(変えないで)分解能の向上をはかるようにした第2
の例では、分解能の向上をはかろうとする分の、例えば
クロックパルスCLKの一周期をnビット分に細分化し
た分解能とするためには2のn乗分の遅延回路が必要と
なり、回路規模が増大するという問題点があり、また、
多数のアナログ回路を使用しているため、パルス幅の精
度が悪化するという問題点がある。
【0013】本発明の目的は、クロックパルスの周波数
を上げることなく、回路規模が増大するのを抑えること
ができ、かつパルス幅の精度が悪化するのを防止しつつ
PWMパルスのパルス幅に対する分解能を向上すること
ができるPWMパルス発生回路を提供することにある。
を上げることなく、回路規模が増大するのを抑えること
ができ、かつパルス幅の精度が悪化するのを防止しつつ
PWMパルスのパルス幅に対する分解能を向上すること
ができるPWMパルス発生回路を提供することにある。
【0014】
【課題を解決するための手段】本発明のPWMパルス発
生回路は、パルス幅設定値と対応するパルス幅の基本の
PWMパルスを一定の周期で発生する基本PWMパルス
発生部と、前記パルス幅設定値が1カウント異なる2つ
の前記基本のPWMパルスのパルス幅の差に相当するパ
ルス幅の補正パルスを前記基本のPWMパルスのN個
(Nは正の整数)のうちのパルス幅補正値に応じた個数
の基本のPWMパルスに付加してそのパルス幅を前記補
正パルスのパルス幅分だけ広げるパルス幅補正手段とを
有している。
生回路は、パルス幅設定値と対応するパルス幅の基本の
PWMパルスを一定の周期で発生する基本PWMパルス
発生部と、前記パルス幅設定値が1カウント異なる2つ
の前記基本のPWMパルスのパルス幅の差に相当するパ
ルス幅の補正パルスを前記基本のPWMパルスのN個
(Nは正の整数)のうちのパルス幅補正値に応じた個数
の基本のPWMパルスに付加してそのパルス幅を前記補
正パルスのパルス幅分だけ広げるパルス幅補正手段とを
有している。
【0015】また、基本PWMパルス発生部を、クロッ
クパルスを“0”から最大値までカウントアップし前記
最大値を越えるとオーバーフロー信号を出力すると共に
再び“0”からカウントアップする動作をくり返えすカ
ウンタと、パルス幅設定値を記憶し出力するパルス幅設
定レジスタと、前記カウンタのカウント値が前記パルス
幅設定値と一致したとき一致信号を出力する比較器と、
前記オーバーフロー信号によりアクティブレベルとなり
前記一致信号によりインアクティブレベルとなる基本の
PWMパルスを発生するフリップフロップ回路とを含む
回路とし、パルス幅補正手段を、前記カウンタのカウン
ト値が最大値を示す期間アクティブレベルとなる基本補
正パルスを発生する第1の論理ゲート、パルス幅補正値
を記憶し出力するパルス幅補正レジスタ、前記カウンタ
からのオーバーフロー信号のN個のうちの前記パルス幅
補正値に応じた個数だけ前記基本補正パルスを選択し補
正パルスとして出力する補正パルス生成部を備えた補正
パルス発生回路と、前記基本のPWMパルスと前記補正
パルスとを合成するパルス合成回路とを含む回路として
構成され、補正パルス発生回路の補正パルス生成部を、
所定の最大値をもちカウンタからのオーバーフロー信号
に同期してパルス幅補正レジスタからのパルス幅補正値
を累積加算しその値が前記最大値を越えるごとに補正パ
ルス用のオーバーフロー信号を出力して前記カウンタか
らの次のオーバーフロー信号が発生するまで保持する加
算器及びレジスタと、第1の論理ゲートからの基本補正
パルスと前記補正パルス用のオーバーフロー信号との論
理積をとって補正パルスとして出力する第2の論理ゲー
トとを備えた回路として構成される。
クパルスを“0”から最大値までカウントアップし前記
最大値を越えるとオーバーフロー信号を出力すると共に
再び“0”からカウントアップする動作をくり返えすカ
ウンタと、パルス幅設定値を記憶し出力するパルス幅設
定レジスタと、前記カウンタのカウント値が前記パルス
幅設定値と一致したとき一致信号を出力する比較器と、
前記オーバーフロー信号によりアクティブレベルとなり
前記一致信号によりインアクティブレベルとなる基本の
PWMパルスを発生するフリップフロップ回路とを含む
回路とし、パルス幅補正手段を、前記カウンタのカウン
ト値が最大値を示す期間アクティブレベルとなる基本補
正パルスを発生する第1の論理ゲート、パルス幅補正値
を記憶し出力するパルス幅補正レジスタ、前記カウンタ
からのオーバーフロー信号のN個のうちの前記パルス幅
補正値に応じた個数だけ前記基本補正パルスを選択し補
正パルスとして出力する補正パルス生成部を備えた補正
パルス発生回路と、前記基本のPWMパルスと前記補正
パルスとを合成するパルス合成回路とを含む回路として
構成され、補正パルス発生回路の補正パルス生成部を、
所定の最大値をもちカウンタからのオーバーフロー信号
に同期してパルス幅補正レジスタからのパルス幅補正値
を累積加算しその値が前記最大値を越えるごとに補正パ
ルス用のオーバーフロー信号を出力して前記カウンタか
らの次のオーバーフロー信号が発生するまで保持する加
算器及びレジスタと、第1の論理ゲートからの基本補正
パルスと前記補正パルス用のオーバーフロー信号との論
理積をとって補正パルスとして出力する第2の論理ゲー
トとを備えた回路として構成される。
【0016】また、補正パルス発生回路の補正パルス生
成部を、所定の最大値をもちカウンタからのオーバーフ
ロー信号をカウントしてカウントアップし前記最大値ま
でカウントアップした後初期値に戻りカウントアップを
くり返えしそのカウント値を出力するオーバーフローカ
ウンタと、パルス幅補正レジスタからのパルス幅補正値
と前記オーバーフローカウンタからのカウント値とを入
力しこのカウント値が前記初期値から前記最大値となる
一周期の間に前記パルス幅補正値と同一の回数の補正パ
ルス付加タイミング信号を発生するパルス幅補正テーブ
ルと、前記補正パルス付加タイミング信号と第1の論理
ゲートからの基本補正パルスとの論理積をとって補正パ
ルスとして出力する第2の論理ゲートとを備えた回路と
して構成され、更に、パルス幅補正テーブルを、オーバ
ーフローカウンタからのカウント値をデコードするデコ
ーダと、このデコーダの出力を、パルス幅補正値の各ビ
ットそれぞれと対応しかつこれら各ビットそれぞれがも
つ最大値の数だけの前記デコーダの出力と互いに重複す
ることなく接続して出力する複数ビットに変換するテー
ブル部と、このテーブル部の出力の複数ビットそれぞれ
と前記パルス幅補正値の対応するビットとの論理積をと
って出力する複数のANDゲートと、これら複数のAN
Dゲートの出力信号の論理和をとって補正パルス付加タ
イミング信号として出力するORゲートとを備えた回路
とするか、パルス幅補正テーブルを、パルス幅補正値と
オーバーフローカウンタからのカウント値とによって定
まるアドレスをアクセスして補正パルス付加タイミング
信号を出力する記憶回路を備えた回路とするかして構成
される。
成部を、所定の最大値をもちカウンタからのオーバーフ
ロー信号をカウントしてカウントアップし前記最大値ま
でカウントアップした後初期値に戻りカウントアップを
くり返えしそのカウント値を出力するオーバーフローカ
ウンタと、パルス幅補正レジスタからのパルス幅補正値
と前記オーバーフローカウンタからのカウント値とを入
力しこのカウント値が前記初期値から前記最大値となる
一周期の間に前記パルス幅補正値と同一の回数の補正パ
ルス付加タイミング信号を発生するパルス幅補正テーブ
ルと、前記補正パルス付加タイミング信号と第1の論理
ゲートからの基本補正パルスとの論理積をとって補正パ
ルスとして出力する第2の論理ゲートとを備えた回路と
して構成され、更に、パルス幅補正テーブルを、オーバ
ーフローカウンタからのカウント値をデコードするデコ
ーダと、このデコーダの出力を、パルス幅補正値の各ビ
ットそれぞれと対応しかつこれら各ビットそれぞれがも
つ最大値の数だけの前記デコーダの出力と互いに重複す
ることなく接続して出力する複数ビットに変換するテー
ブル部と、このテーブル部の出力の複数ビットそれぞれ
と前記パルス幅補正値の対応するビットとの論理積をと
って出力する複数のANDゲートと、これら複数のAN
Dゲートの出力信号の論理和をとって補正パルス付加タ
イミング信号として出力するORゲートとを備えた回路
とするか、パルス幅補正テーブルを、パルス幅補正値と
オーバーフローカウンタからのカウント値とによって定
まるアドレスをアクセスして補正パルス付加タイミング
信号を出力する記憶回路を備えた回路とするかして構成
される。
【0017】
【発明の実施の形態】次に本発明の実施の形態について
図面を参照して説明する。
図面を参照して説明する。
【0018】図1は本発明の第1の実施の形態を示すブ
ロック図である。
ロック図である。
【0019】この第1の実施の形態が図7に示された従
来のPWMパルス発生回路(第2の例、以下、第2の従
来例という)と相違する点は、この第2の従来例の遅延
回路DL1〜DL3及び選択回路7に代えて、パルス幅
の補正値を設定するパルス幅補正値を記憶しておきその
値の信号(WCS)を出力するパルス幅補正レジスタ5
1と、所定のビット数及び最大値をもち前記パルス幅補
正レジスタ51からのパルス幅補正値信号WCSの値を
カウンタ1からの第1のオーバーフロー信号OF1に同
期して累積加算しその値が上記最大値を越えるごとにア
クティブレベルの第2のオーバーフロー信号OF2を出
力して次の第1のオーバーフロー信号OF1の入力まで
保持する加算器52及び合計レジスタ53と、カウンタ
1から第1のオーバーフロー信号OF1が出力される直
前のカウンタ1のカウント値が最大値である期間(全ビ
ット“1”の期間)を検知してその期間アクティブレベ
ルとなる基本補正パルスPcfを出力するANDゲート
G51と、第2のオーバーフロー信号OF2と基本補正
パルスPcfとの論理積をとり補正パルスPcとして出
力するANDゲートG52とを備えた補正パルス発生回
路5を設け、パルス合成回路6により、補正パルス発生
回路5からの補正パルスPcとフリップフロップ回路4
からの基本のPWMパルスPpwmfとの論理和をとっ
てPWMパルスPpwmとして出力するようにした点に
ある。
来のPWMパルス発生回路(第2の例、以下、第2の従
来例という)と相違する点は、この第2の従来例の遅延
回路DL1〜DL3及び選択回路7に代えて、パルス幅
の補正値を設定するパルス幅補正値を記憶しておきその
値の信号(WCS)を出力するパルス幅補正レジスタ5
1と、所定のビット数及び最大値をもち前記パルス幅補
正レジスタ51からのパルス幅補正値信号WCSの値を
カウンタ1からの第1のオーバーフロー信号OF1に同
期して累積加算しその値が上記最大値を越えるごとにア
クティブレベルの第2のオーバーフロー信号OF2を出
力して次の第1のオーバーフロー信号OF1の入力まで
保持する加算器52及び合計レジスタ53と、カウンタ
1から第1のオーバーフロー信号OF1が出力される直
前のカウンタ1のカウント値が最大値である期間(全ビ
ット“1”の期間)を検知してその期間アクティブレベ
ルとなる基本補正パルスPcfを出力するANDゲート
G51と、第2のオーバーフロー信号OF2と基本補正
パルスPcfとの論理積をとり補正パルスPcとして出
力するANDゲートG52とを備えた補正パルス発生回
路5を設け、パルス合成回路6により、補正パルス発生
回路5からの補正パルスPcとフリップフロップ回路4
からの基本のPWMパルスPpwmfとの論理和をとっ
てPWMパルスPpwmとして出力するようにした点に
ある。
【0020】次に、この第1の実施の形態の動作につい
て図2に示された各部信号のタイミング図を併せて参照
し説明する。なお、図2には、パルス幅補正レジスタ5
1のビット数を“4”、最大値を“15”とし、パルス
幅補正値として“9”を記憶しているときの例が示され
ている。また、カウンタ1のビット数は“8”として説
明する。
て図2に示された各部信号のタイミング図を併せて参照
し説明する。なお、図2には、パルス幅補正レジスタ5
1のビット数を“4”、最大値を“15”とし、パルス
幅補正値として“9”を記憶しているときの例が示され
ている。また、カウンタ1のビット数は“8”として説
明する。
【0021】カウンタ1,パルス幅設定レジスタ2,比
較器3及びフリップフロップ回路4により、第1,第2
の従来例と同様に、基本のPWMパルスPpwmf及び
第1のオーバーフロー信号OF1が出力される。これと
同時に、カウンタ1からはそのカウント値CVがAND
ゲートG51に入力される。
較器3及びフリップフロップ回路4により、第1,第2
の従来例と同様に、基本のPWMパルスPpwmf及び
第1のオーバーフロー信号OF1が出力される。これと
同時に、カウンタ1からはそのカウント値CVがAND
ゲートG51に入力される。
【0022】最初の第1のオーバーフロー信号OF1に
より、合計レジスタ53の出力信号ADV2の値をパル
ス幅補正値(WCSの値“9”)とが加算器52で加算
され、その最大値“15”を越えて4ビットの値“0”
となったものとすると、第2のオーバーフロー信号OF
2が加算器52から出力される。次の第1のオーバーフ
ロー信号OF1が出力される直前では、カウンタのカウ
ント値CVは最大値(全ビット“1”)にあり、AND
ゲートG51から基本補正パルスPcfが出力される。
加算器52からの第2のオーバーフロー信号OF2は次
の第1のオーバーフロー信号OF1が発生するまでアク
ティブレベル(高レベル)にあるので、ANDゲートG
52からアクティブ(高)レベルの補正パルスPcが出
力される。この補正パルスPcは、基本のPWMパルス
Ppwmfの高レベルの高レベルの期間の直前に発生す
るので、パルス合成回路6からは補正パルスPcと基本
のPWMパルスPpwmfとが連結され、これらパルス
の合成のパルス幅をもつPWMパルスPpwmが出力さ
れる。
より、合計レジスタ53の出力信号ADV2の値をパル
ス幅補正値(WCSの値“9”)とが加算器52で加算
され、その最大値“15”を越えて4ビットの値“0”
となったものとすると、第2のオーバーフロー信号OF
2が加算器52から出力される。次の第1のオーバーフ
ロー信号OF1が出力される直前では、カウンタのカウ
ント値CVは最大値(全ビット“1”)にあり、AND
ゲートG51から基本補正パルスPcfが出力される。
加算器52からの第2のオーバーフロー信号OF2は次
の第1のオーバーフロー信号OF1が発生するまでアク
ティブレベル(高レベル)にあるので、ANDゲートG
52からアクティブ(高)レベルの補正パルスPcが出
力される。この補正パルスPcは、基本のPWMパルス
Ppwmfの高レベルの高レベルの期間の直前に発生す
るので、パルス合成回路6からは補正パルスPcと基本
のPWMパルスPpwmfとが連結され、これらパルス
の合成のパルス幅をもつPWMパルスPpwmが出力さ
れる。
【0023】このようにして、第2のオーバーフロー信
号OF2が出力される(アクティブレベルになる)ごと
にPWMパルスPpwmのパルス幅は、基本のPWMパ
ルスPpwmfのパルス幅に補正パルスPcのパルス幅
だけ加算されたものとなる。第2のオーバーフロー信号
OF2が出力されるのは、加算器52の出力信号ADV
1の値が0,9,2,11,4,13,6,15,8,
1,10,3,12,5,14,7,0と順次変化する
ので、16回のうちの9回発生することになる。この第
2のオーバーフロー信号OF2が発生する回数はパルス
幅補正レジスタ51に記憶させるパルス幅補正値(WC
Sの値)により定まり、0回から15回まで変えること
ができる。パルス幅が補正パルスPcのパルス幅だけ広
くなったPWMパルスPpwmはパルス幅設定レジスタ
2に記憶されているパルス幅設定値(PWSの値)を1
カウント分上げたときの基本のPWMパルスPpwmf
のパルス幅と同一であるので、この第1の実施の形態の
連続する16個のPWMパルスPpwmのパルス幅の平
均値は、パルス幅補正値(WCSの値)により、パルス
幅設定値(PWSの値)が1カウント異なる2つの基本
のPWMパルスPpwmfのパルス幅の差を16等分し
たそのうちの1つのパルス幅となる。すなわち、PWM
パルスPpwmのパルス幅の平均値に対する分解能を4
ビット分(16倍)向上させたことになる。
号OF2が出力される(アクティブレベルになる)ごと
にPWMパルスPpwmのパルス幅は、基本のPWMパ
ルスPpwmfのパルス幅に補正パルスPcのパルス幅
だけ加算されたものとなる。第2のオーバーフロー信号
OF2が出力されるのは、加算器52の出力信号ADV
1の値が0,9,2,11,4,13,6,15,8,
1,10,3,12,5,14,7,0と順次変化する
ので、16回のうちの9回発生することになる。この第
2のオーバーフロー信号OF2が発生する回数はパルス
幅補正レジスタ51に記憶させるパルス幅補正値(WC
Sの値)により定まり、0回から15回まで変えること
ができる。パルス幅が補正パルスPcのパルス幅だけ広
くなったPWMパルスPpwmはパルス幅設定レジスタ
2に記憶されているパルス幅設定値(PWSの値)を1
カウント分上げたときの基本のPWMパルスPpwmf
のパルス幅と同一であるので、この第1の実施の形態の
連続する16個のPWMパルスPpwmのパルス幅の平
均値は、パルス幅補正値(WCSの値)により、パルス
幅設定値(PWSの値)が1カウント異なる2つの基本
のPWMパルスPpwmfのパルス幅の差を16等分し
たそのうちの1つのパルス幅となる。すなわち、PWM
パルスPpwmのパルス幅の平均値に対する分解能を4
ビット分(16倍)向上させたことになる。
【0024】図3は本発明の第2の実施の形態を示すブ
ロック図である。
ロック図である。
【0025】この第2の実施の形態は、第1の実施の形
態における補正パルス発生回路5に代えて、パルス幅補
正値を記憶しておきその値の信号WCSを出力するパル
ス幅補正レジスタ51と、所定の最大値をもちカウンタ
1からの第1のオーバーフロー信号OF1をカウントし
て最大値までカウントアップし、初期値(0)に戻って
カウントアップするという動作をくり返えし、そのカウ
ント(OFC)を出力するオーバーフローカウンタ54
と、パルス幅補正レジスタ51からのパルス幅補正値
(WCS)とオーバーフローカウンタ54からのカウン
ト値(OFC)とを入力し、カウント値(OFC)が
“0”から最大値になるまでの一周期の間にパルス幅補
正値(WCS)と同一の回数だけアクティブレベルの補
正パルス付加タイミング信号CPATを出力するパルス
幅補正テーブル55と、カウンタ1のカウント値が最大
値を示す期間アクティブレベルとなる基本補正パルスP
cfを出力するANDゲートG51と、補正パルス付加
タイミング信号CPATと基本補正パルスPcfとの論
理積をとり補正パルスPcとして出力するANDゲート
G52とを備えた補正パルス発生回路5aを設けたもの
である。
態における補正パルス発生回路5に代えて、パルス幅補
正値を記憶しておきその値の信号WCSを出力するパル
ス幅補正レジスタ51と、所定の最大値をもちカウンタ
1からの第1のオーバーフロー信号OF1をカウントし
て最大値までカウントアップし、初期値(0)に戻って
カウントアップするという動作をくり返えし、そのカウ
ント(OFC)を出力するオーバーフローカウンタ54
と、パルス幅補正レジスタ51からのパルス幅補正値
(WCS)とオーバーフローカウンタ54からのカウン
ト値(OFC)とを入力し、カウント値(OFC)が
“0”から最大値になるまでの一周期の間にパルス幅補
正値(WCS)と同一の回数だけアクティブレベルの補
正パルス付加タイミング信号CPATを出力するパルス
幅補正テーブル55と、カウンタ1のカウント値が最大
値を示す期間アクティブレベルとなる基本補正パルスP
cfを出力するANDゲートG51と、補正パルス付加
タイミング信号CPATと基本補正パルスPcfとの論
理積をとり補正パルスPcとして出力するANDゲート
G52とを備えた補正パルス発生回路5aを設けたもの
である。
【0026】この補正パルス発生回路5aのパルス幅補
正テーブル55は、例えば図4(A)に示すように、オ
ーバーフローカウンタ54からのカウント値(OFC)
をデコードするデコーダ551と、このデコーダ551
のデコード出力を、パルス幅補正値(WCS)の各ビッ
トそれぞれと対応しかつこれら各ビットそれぞれがもつ
最大値の数だけのデコード出力と互いに重複することな
く接続して出力する複数ビットに変換するテーブル部5
52と、このテーブル部552の変換出力とその対応す
るパルス幅補正値(WCS)のビットとの論理積をとる
ANDゲートG551〜G554と、これらANDゲー
トG551〜G554の出力信号の論理和をとり補正パ
ルス付加タイミング信号CPATとして出力するORゲ
ートG555とを備えた構成となっている。なお、この
第2の実施の形態においても、パルス幅補正値(WC
S)の最大値、オーバーフローカウンタ54の最大値は
“15”である。
正テーブル55は、例えば図4(A)に示すように、オ
ーバーフローカウンタ54からのカウント値(OFC)
をデコードするデコーダ551と、このデコーダ551
のデコード出力を、パルス幅補正値(WCS)の各ビッ
トそれぞれと対応しかつこれら各ビットそれぞれがもつ
最大値の数だけのデコード出力と互いに重複することな
く接続して出力する複数ビットに変換するテーブル部5
52と、このテーブル部552の変換出力とその対応す
るパルス幅補正値(WCS)のビットとの論理積をとる
ANDゲートG551〜G554と、これらANDゲー
トG551〜G554の出力信号の論理和をとり補正パ
ルス付加タイミング信号CPATとして出力するORゲ
ートG555とを備えた構成となっている。なお、この
第2の実施の形態においても、パルス幅補正値(WC
S)の最大値、オーバーフローカウンタ54の最大値は
“15”である。
【0027】このような構成とすることにより、まず第
1のオーバーフロー信号OF1が発生するごとに、デコ
ーダ551のデコード出力は、0番の出力から順次1本
ずつアクティブレベルとなって15番の出力まで進み、
再び0番に戻って同様の動作をくり返えす。そして、例
えば、パルス幅補正値(WCS)が“1”であれば、A
NDゲートG551のみと接続するテーブル部552の
出力が1回だけ補正パルス付加タイミング信号CPAT
として出力され、“2”であれば、ANDゲートG55
2のみと接続するテーブル部552の出力が2回出力さ
れ、“3”であれば、ANDゲートG551,G552
と接続するテーブル部552の出力が3回出力される。
これら補正パルス付加タイミング信号CPATは次の第
1のオーバーフロー信号OF1まで保持されるので、第
1の実施の形態と同様に、パルス幅補正値(WCS)に
応じた回数だけ補正パルスPcが基本のPWMパルスP
pwmfに付加され、連続する16個のPWMパルスP
pwmのパルス幅の平均値に対する分解能を、4ビット
分向上させることができる。
1のオーバーフロー信号OF1が発生するごとに、デコ
ーダ551のデコード出力は、0番の出力から順次1本
ずつアクティブレベルとなって15番の出力まで進み、
再び0番に戻って同様の動作をくり返えす。そして、例
えば、パルス幅補正値(WCS)が“1”であれば、A
NDゲートG551のみと接続するテーブル部552の
出力が1回だけ補正パルス付加タイミング信号CPAT
として出力され、“2”であれば、ANDゲートG55
2のみと接続するテーブル部552の出力が2回出力さ
れ、“3”であれば、ANDゲートG551,G552
と接続するテーブル部552の出力が3回出力される。
これら補正パルス付加タイミング信号CPATは次の第
1のオーバーフロー信号OF1まで保持されるので、第
1の実施の形態と同様に、パルス幅補正値(WCS)に
応じた回数だけ補正パルスPcが基本のPWMパルスP
pwmfに付加され、連続する16個のPWMパルスP
pwmのパルス幅の平均値に対する分解能を、4ビット
分向上させることができる。
【0028】なお、この第2の実施の形態の回路構成
は、第1の実施の形態に比べ、回路規模を小さくするこ
とができるという利点がある。また、パルス幅補正テー
ブル55を、図4(B)に示すように、パルス幅補正レ
ジスタ51からのパルス幅補正値(WCS)とオーバー
フローカウンタ54のカウント値OFCとをアドレスと
してこのアドレスをアクセスし、対応する補正パルス付
加タイミング信号CPATを出力するROM部553を
備えた構成とすることもできる。
は、第1の実施の形態に比べ、回路規模を小さくするこ
とができるという利点がある。また、パルス幅補正テー
ブル55を、図4(B)に示すように、パルス幅補正レ
ジスタ51からのパルス幅補正値(WCS)とオーバー
フローカウンタ54のカウント値OFCとをアドレスと
してこのアドレスをアクセスし、対応する補正パルス付
加タイミング信号CPATを出力するROM部553を
備えた構成とすることもできる。
【0029】
【発明の効果】以上説明したように本発明は、パルス幅
設定値で定まるパルス幅で一定周期で発生する基本のP
WMパルスに対し、上記パルス幅設定値が1カウント異
なる2つの基本のPWMパルスのパルス幅の差に相当す
るパルス幅の補正パルスを、基本のPWMパルスのN個
のうちのパルス幅補正値に応じた個数の基本のPWMパ
ルスに付加してそのパルス幅を補正パルスのパルス幅分
だけ広げるようにしたので、クロックパルスの周波数を
上げることなく、またカウンタのビット数を多くするこ
となく、更にアナログ型の遅延回路を多数使用すること
なくして回路規模が増大するのを抑え、かつパルス幅の
精度が低下するのを防止しつつ、PWMパルスの平均し
たパルス幅に対する分解能を向上させることができる効
果がある。
設定値で定まるパルス幅で一定周期で発生する基本のP
WMパルスに対し、上記パルス幅設定値が1カウント異
なる2つの基本のPWMパルスのパルス幅の差に相当す
るパルス幅の補正パルスを、基本のPWMパルスのN個
のうちのパルス幅補正値に応じた個数の基本のPWMパ
ルスに付加してそのパルス幅を補正パルスのパルス幅分
だけ広げるようにしたので、クロックパルスの周波数を
上げることなく、またカウンタのビット数を多くするこ
となく、更にアナログ型の遅延回路を多数使用すること
なくして回路規模が増大するのを抑え、かつパルス幅の
精度が低下するのを防止しつつ、PWMパルスの平均し
たパルス幅に対する分解能を向上させることができる効
果がある。
【0030】
【図1】本発明の第1の実施の形態を示すブロック図で
ある。
ある。
【図2】図1に示された実施の形態の動作を説明するた
めの各部信号のタイミング図である。
めの各部信号のタイミング図である。
【図3】本発明の第2の実施の形態を示すブロック図で
ある。
ある。
【図4】図3に示された実施の形態のパルス幅補正テー
ブルの部分の具体例を示す回路図である。
ブルの部分の具体例を示す回路図である。
【図5】従来のPWMパルス発生回路の第1の例を示す
ブロック図である。
ブロック図である。
【図6】図5に示されたPWMパルス発生回路の動作を
説明するための各部信号の波形図である。
説明するための各部信号の波形図である。
【図7】従来のPWMパルス発生回路の第2の例を示す
回路図である。
回路図である。
【図8】図7に示されたPWMパルス発生回路の動作を
説明するための各部信号の波形図である。
説明するための各部信号の波形図である。
1 カウンタ 2 パルス幅設定レジスタ 3 比較器 4 フリップフロップ回路 5,5a 補正パルス発生回路 6 パルス合成回路 7 選択回路 51 パルス幅補正レジスタ 52 加算器 53 合計レジスタ 54 オーバーフローカウンタ 55 パルス幅補正テーブル DL1〜DL3 遅延回路 G51,G52 ANDゲート
Claims (6)
- 【請求項1】 パルス幅設定値と対応するパルス幅の基
本のPWMパルスを一定の周期で発生する基本PWMパ
ルス発生部と、前記パルス幅設定値が1カウント異なる
2つの前記基本のPWMパルスのパルス幅の差に相当す
るパルス幅の補正パルスを前記基本のPWMパルスのN
個(Nは正の整数)のうちのパルス幅補正値に応じた個
数の基本のPWMパルスに付加してそのパルス幅を前記
補正パルスのパルス幅分だけ広げるパルス幅補正手段と
を有することを特徴とするPWMパルス発生回路。 - 【請求項2】 基本PWMパルス発生部を、クロックパ
ルスを“0”から最大値までカウントアップし前記最大
値を越えるとオーバーフロー信号を出力すると共に再び
“0”からカウントアップする動作をくり返えすカウン
タと、パルス幅設定値を記憶し出力するパルス幅設定レ
ジスタと、前記カウンタのカウント値が前記パルス幅設
定値と一致したとき一致信号を出力する比較器と、前記
オーバーフロー信号によりアクティブレベルとなり前記
一致信号によりインアクティブレベルとなる基本のPW
Mパルスを発生するフリップフロップ回路とを含む回路
とし、パルス幅補正手段を、前記カウンタのカウント値
が最大値を示す期間アクティブレベルとなる基本補正パ
ルスを発生する第1の論理ゲート、パルス幅補正値を記
憶し出力するパルス幅補正レジスタ、前記カウンタから
のオーバーフロー信号のN個のうちの前記パルス幅補正
値に応じた個数だけ前記基本補正パルスを選択し補正パ
ルスとして出力する補正パルス生成部を備えた補正パル
ス発生回路と、前記基本のPWMパルスと前記補正パル
スとを合成するパルス合成回路とを含む回路とした請求
項1記載のPWMパルス発生回路。 - 【請求項3】 補正パルス発生回路の補正パルス生成部
を、所定の最大値をもちカウンタからのオーバーフロー
信号に同期してパルス幅補正レジスタからのパルス幅補
正値を累積加算しその値が前記最大値を越えるごとに補
正パルス用のオーバーフロー信号を出力して前記カウン
タからの次のオーバーフロー信号が発生するまで保持す
る加算器及びレジスタと、第1の論理ゲートからの基本
補正パルスと前記補正パルス用のオーバーフロー信号と
の論理積をとって補正パルスとして出力する第2の論理
ゲートとを備えた回路とした請求項2記載のPWMパル
ス発生回路。 - 【請求項4】 補正パルス発生回路の補正パルス生成部
を、所定の最大値をもちカウンタからのオーバーフロー
信号をカウントしてカウントアップし前記最大値までカ
ウントアップした後初期値に戻りカウントアップをくり
返えしそのカウント値を出力するオーバーフローカウン
タと、パルス幅補正レジスタからのパルス幅補正値と前
記オーバーフローカウンタからのカウント値とを入力し
このカウント値が前記初期値から前記最大値となる一周
期の間に前記パルス幅補正値と同一の回数の補正パルス
付加タイミング信号を発生するパルス幅補正テーブル
と、前記補正パルス付加タイミング信号と第1の論理ゲ
ートからの基本補正パルスとの論理積をとって補正パル
スとして出力する第2の論理ゲートとを備えた回路とし
た請求項2記載のPWMパルス発生回路。 - 【請求項5】 パルス幅補正テーブルを、オーバーフロ
ーカウンタからのカウント値をデコードするデコーダ
と、このデコーダの出力を、パルス幅補正値の各ビット
それぞれと対応しかつこれら各ビットそれぞれがもつ最
大値の数だけの前記デコーダの出力と互いに重複するこ
となく接続して出力する複数ビットに変換するテーブル
部と、このテーブル部の出力の複数ビットそれぞれと前
記パルス幅補正値の対応するビットとの論理積をとって
出力する複数のANDゲートと、これら複数のANDゲ
ートの出力信号の論理和をとって補正パルス付加タイミ
ング信号として出力するORゲートとを備えた回路とし
た請求項4記載のPWMパルス発生回路。 - 【請求項6】 パルス幅補正テーブルを、パルス幅補正
値とオーバーフローカウンタからのカウント値とによっ
て定まるアドレスをアクセスして補正パルス付加タイミ
ング信号を出力する記憶回路を備えた回路とした請求項
4記載のPWMパルス発生回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP27776096A JP2957493B2 (ja) | 1996-10-21 | 1996-10-21 | Pwmパルス発生回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP27776096A JP2957493B2 (ja) | 1996-10-21 | 1996-10-21 | Pwmパルス発生回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH10126235A true JPH10126235A (ja) | 1998-05-15 |
JP2957493B2 JP2957493B2 (ja) | 1999-10-04 |
Family
ID=17587960
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP27776096A Expired - Fee Related JP2957493B2 (ja) | 1996-10-21 | 1996-10-21 | Pwmパルス発生回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2957493B2 (ja) |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100390384B1 (ko) * | 2001-02-09 | 2003-07-07 | 주식회사 엘리코파워 | 펄스 분산기법을 이용한 펄스폭 변조기 및 임의 주파수발생기 |
JP2004103523A (ja) * | 2002-09-13 | 2004-04-02 | Hitachi Hometec Ltd | 誘導加熱調理器 |
KR100510333B1 (ko) * | 1999-03-16 | 2005-08-25 | 세이코 엡슨 가부시키가이샤 | 펄스폭변조 제어 회로, 마이크로컴퓨터 및 전자기기 |
KR100657162B1 (ko) * | 2001-04-26 | 2006-12-12 | 매그나칩 반도체 유한회사 | 프로그래머블 펄스폭 변조 회로 |
US7545131B1 (en) * | 2005-10-03 | 2009-06-09 | Zilker Labs, Inc. | Transient processing mechanism for power converters |
US8638076B2 (en) | 2008-10-23 | 2014-01-28 | Intersil Americas Inc. | Transient processing mechanism for power converters |
-
1996
- 1996-10-21 JP JP27776096A patent/JP2957493B2/ja not_active Expired - Fee Related
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100510333B1 (ko) * | 1999-03-16 | 2005-08-25 | 세이코 엡슨 가부시키가이샤 | 펄스폭변조 제어 회로, 마이크로컴퓨터 및 전자기기 |
KR100390384B1 (ko) * | 2001-02-09 | 2003-07-07 | 주식회사 엘리코파워 | 펄스 분산기법을 이용한 펄스폭 변조기 및 임의 주파수발생기 |
KR100657162B1 (ko) * | 2001-04-26 | 2006-12-12 | 매그나칩 반도체 유한회사 | 프로그래머블 펄스폭 변조 회로 |
JP2004103523A (ja) * | 2002-09-13 | 2004-04-02 | Hitachi Hometec Ltd | 誘導加熱調理器 |
US7545131B1 (en) * | 2005-10-03 | 2009-06-09 | Zilker Labs, Inc. | Transient processing mechanism for power converters |
US8638076B2 (en) | 2008-10-23 | 2014-01-28 | Intersil Americas Inc. | Transient processing mechanism for power converters |
Also Published As
Publication number | Publication date |
---|---|
JP2957493B2 (ja) | 1999-10-04 |
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Legal Events
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---|---|---|---|
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