JPS62169539A - 多点監視フレ−ム同期方式 - Google Patents
多点監視フレ−ム同期方式Info
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- JPS62169539A JPS62169539A JP61010031A JP1003186A JPS62169539A JP S62169539 A JPS62169539 A JP S62169539A JP 61010031 A JP61010031 A JP 61010031A JP 1003186 A JP1003186 A JP 1003186A JP S62169539 A JPS62169539 A JP S62169539A
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- output
- frame
- frame synchronization
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- Pending
Links
- 238000012544 monitoring process Methods 0.000 claims description 11
- 238000000034 method Methods 0.000 claims description 6
- 230000001360 synchronised effect Effects 0.000 claims description 4
- 238000001514 detection method Methods 0.000 claims description 3
- 238000003780 insertion Methods 0.000 claims 1
- 230000037431 insertion Effects 0.000 claims 1
- 101150065817 ROM2 gene Proteins 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 230000006870 function Effects 0.000 description 3
- 235000015115 caffè latte Nutrition 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000004891 communication Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
Landscapes
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ＰＣＭ通信方式の直列データ中数フレーム毎
に１ビット単位で挿入された同期パターンを検出し、デ
ータ系列のフレーム同期をとるフレーム同期方式に係り
、特にマルチフレーム同期機能を兼備えた多点監視フレ
ーム同期方式に関する。
に１ビット単位で挿入された同期パターンを検出し、デ
ータ系列のフレーム同期をとるフレーム同期方式に係り
、特にマルチフレーム同期機能を兼備えた多点監視フレ
ーム同期方式に関する。
第５図は、入力データメモＩＪ １ 、 ＲＯＭ２ 、
制御部６から成る、監視点数Ｎとした場合の従来の多点
監視フレーム同期方式の基本構成図である。
制御部６から成る、監視点数Ｎとした場合の従来の多点
監視フレーム同期方式の基本構成図である。
第６図中、入力データ列のフレーム同期ビット間隔で設
けられた、入力データメモリ１の出力タノグ１〜Ｎをア
ドレスとするＲＯＭ２では、ＲＯＭ２のアドレスＡ。−
ＡＮ−、にフレーム同期パターンと同一の信号が与えら
れた時に、ＲＯＭ２出力端子１）０に「１」のフレーム
同期パターン検出信号を出力して、制御部５にフレーム
同期パターン検出を教える。
けられた、入力データメモリ１の出力タノグ１〜Ｎをア
ドレスとするＲＯＭ２では、ＲＯＭ２のアドレスＡ。−
ＡＮ−、にフレーム同期パターンと同一の信号が与えら
れた時に、ＲＯＭ２出力端子１）０に「１」のフレーム
同期パターン検出信号を出力して、制御部５にフレーム
同期パターン検出を教える。
制御部３では、該フレーム同期パターン検出信号により
、ＲＯＭ ２のチップイネーブル信号ＣＥを、連続イネ
ーブル状態から、１マルチフレーム周期で入力データク
ロック１クロツ２分イネーブルとなるように制御し、フ
レーム同期保護を行なうものである。なお、この種の技
術に関連するものとしては、特開５Ｅ！ ５Ｂ −１６
８３４７号公報などがある。
、ＲＯＭ ２のチップイネーブル信号ＣＥを、連続イネ
ーブル状態から、１マルチフレーム周期で入力データク
ロック１クロツ２分イネーブルとなるように制御し、フ
レーム同期保護を行なうものである。なお、この種の技
術に関連するものとしては、特開５Ｅ！ ５Ｂ −１６
８３４７号公報などがある。
ここで、入力データ列がマルチフレーム構成を取り、フ
レーム同期確立後にマルチフレーム単位での該入力デー
タ列の分離が必要となる場合には該入力データ列のマル
チフレームに同期したマルチフレーム同期信号が必要と
なる。第６図に示す従来の方式でこれを実現しようとす
ると、第６図中、制御部３から１マルチフレーム同期で
発生する、ＲＯＭ ２のイネーブル信号ＣＥをマルチフ
レーム同期信号とし、ＲＯＭ２で検出しているフレーム
同期パターンをデコードした信号により、マルチフレー
ムの先頭フレームとなる入力データメモリ１の出力タッ
プを選択し、該選択された出力を後続の分離部の入力デ
ータ列とする方式がある。しかし、出力タップ数Ｎに対
して発生するＮ種類のフレーム同期パターンを１〜Ｎに
デコードする回路は複雑な論理回路となり、又Ｎの増加
に共ない回路規模も犬きくなる。さらに、フレーム同期
パターンの変更に対してデコード回路を変更しなければ
ならない等の問題があった。
レーム同期確立後にマルチフレーム単位での該入力デー
タ列の分離が必要となる場合には該入力データ列のマル
チフレームに同期したマルチフレーム同期信号が必要と
なる。第６図に示す従来の方式でこれを実現しようとす
ると、第６図中、制御部３から１マルチフレーム同期で
発生する、ＲＯＭ ２のイネーブル信号ＣＥをマルチフ
レーム同期信号とし、ＲＯＭ２で検出しているフレーム
同期パターンをデコードした信号により、マルチフレー
ムの先頭フレームとなる入力データメモリ１の出力タッ
プを選択し、該選択された出力を後続の分離部の入力デ
ータ列とする方式がある。しかし、出力タップ数Ｎに対
して発生するＮ種類のフレーム同期パターンを１〜Ｎに
デコードする回路は複雑な論理回路となり、又Ｎの増加
に共ない回路規模も犬きくなる。さらに、フレーム同期
パターンの変更に対してデコード回路を変更しなければ
ならない等の問題があった。
本発明の目的は、上記の欠点をなくし、複雑な回路を附
加することなくマルチフレーム同期機能を兼備えた多点
監視フレーム同期方式を提供することにある。
加することなくマルチフレーム同期機能を兼備えた多点
監視フレーム同期方式を提供することにある。
本発明は、上記の目的を達成するために、フレーム同期
パターンをＲＯＭのアドレスとしてＲＯＭに格納する内
容をフレーム同期パターンのマルチフレーム同期パター
ンに対するフレーム位相情報とするものである。
パターンをＲＯＭのアドレスとしてＲＯＭに格納する内
容をフレーム同期パターンのマルチフレーム同期パター
ンに対するフレーム位相情報とするものである。
これにより、ＲＯＭの出力をそのまま入力データメモリ
出力タップ選択信号としてマルチフレーム同期のとれた
入力データ列を得ることが出来る。
出力タップ選択信号としてマルチフレーム同期のとれた
入力データ列を得ることが出来る。
以下本発明の実施例につき図に従って説明する。
第１図は本発明の実施例による、マルチフレーム同期パ
ターン「１０１０１１ Ｊ 、監視点数６とした場合の
多点監視フレーム同期方式の構成図である。
ターン「１０１０１１ Ｊ 、監視点数６とした場合の
多点監視フレーム同期方式の構成図である。
図中第６図と同一機能のものは同一記号で示す。
入力データ列は入力データメモリ１に次々と入力し、入
力データメモリに設けられた出力タップ１〜６の出力を
アドレスとするＲＯＭ ２では、第２図に示すアドレス
対応のデータが出力される。
力データメモリに設けられた出力タップ１〜６の出力を
アドレスとするＲＯＭ ２では、第２図に示すアドレス
対応のデータが出力される。
フレーム同期がハンティング状態にある場合はＲＯＭ２
出力が「０」以外になるまでＲＯＭ ２出力イネーブル
信号ＣＥを「１」にしてイネーブル状態とし、「０」以
外になると、同期制御回路６は、フレーム同期パターン
が検出されたとして、ラッチ５に対しＲＯＭ２出力ラッ
チタイミング信号を送出する。以後、同期制御回路６は
後方保護状態となり、１マルチフレーム毎に入力データ
列１ビット分ＲＯＭ ２出力イネーブル信号ＣＥを「１
」として、その都度ラッチ５出力とＲＯＭ ２出力とを
比較し、一致、不一致で後方保護、同期確立、前方保護
の一連の制御を行なう。一方、フレーム同期確立時にラ
ッテされているラッテ５出力は、第３図に示すようにフ
レーム同期確立時のフレーム同期パターンのマルチフレ
ーム同期パターンとのフレーム位相を示しているので、
この信号によりセレクタ５において選択される出力は、
ＲＯＭ２出力イネ−プル信号ＣＥをマルチフレーム信号
とするマルチレームデータ列となる。
出力が「０」以外になるまでＲＯＭ ２出力イネーブル
信号ＣＥを「１」にしてイネーブル状態とし、「０」以
外になると、同期制御回路６は、フレーム同期パターン
が検出されたとして、ラッチ５に対しＲＯＭ２出力ラッ
チタイミング信号を送出する。以後、同期制御回路６は
後方保護状態となり、１マルチフレーム毎に入力データ
列１ビット分ＲＯＭ ２出力イネーブル信号ＣＥを「１
」として、その都度ラッチ５出力とＲＯＭ ２出力とを
比較し、一致、不一致で後方保護、同期確立、前方保護
の一連の制御を行なう。一方、フレーム同期確立時にラ
ッテされているラッテ５出力は、第３図に示すようにフ
レーム同期確立時のフレーム同期パターンのマルチフレ
ーム同期パターンとのフレーム位相を示しているので、
この信号によりセレクタ５において選択される出力は、
ＲＯＭ２出力イネ−プル信号ＣＥをマルチフレーム信号
とするマルチレームデータ列となる。
本発明によれば、複雑な回路を附加すること〈マルチフ
レーム同期のとれたデータ列を得るとか出来、フレーム
同期パターンの変更に対しもＲＯＭの内容の変更で対応
出来るという効果がる。
レーム同期のとれたデータ列を得るとか出来、フレーム
同期パターンの変更に対しもＲＯＭの内容の変更で対応
出来るという効果がる。
第１図は本発明の一実施例による多点監視フーム同期方
式の構成を示すブロック図、第２区本発明の一実施例に
よるＲＯＭのアドレスに対応る内容を示す図、第３図は
多点監視フレーム巨方式の一般的構成を示すブロック図
である。
式の構成を示すブロック図、第２区本発明の一実施例に
よるＲＯＭのアドレスに対応る内容を示す図、第３図は
多点監視フレーム巨方式の一般的構成を示すブロック図
である。
Claims (1)
- １、Ｎビットを１フレームとし、フレーム同期ビットと
誤り検出符号ビットやデータリンクビット等のデータ以
外のビットが、１フレームに１ビット各々数フレーム毎
に挿入されてマルチフレームと成っているデータ列に対
し、少なくとも１マルチフレーム以上の容量を持ち、該
フレーム同期ビットの挿入フレーム間隔に等しい間隔の
出力タップを有する入力データメモリと、該メモリ出力
タップをアドレスとするＲＯＭを用いた多点監視フレー
ム同期方式において、該フレーム同期ビットによるマル
チフレーム同期パターンを監視点数内でシフトしたパタ
ーンをアドレスとする該ＲＯＭアドレスに、該シフト数
に対応したデータを、それ以外の該ＲＯＭアドレスには
、該ＲＯＭアドレスが該マルチフレーム同期パターンで
ないことを示すデータを該ＲＯＭに格納し、該ＲＯＭ出
力が、該マルチフレーム同期パターンをアドレスとした
データであることが検出されると、その時の該ＲＯＭ出
力を記憶し、以後１マルチフレーム毎に、該記憶データ
と該ＲＯＭ出力とを比較することによりフレーム同期保
護を行ない、フレーム同期確立時の該ＲＯＭ出力に応じ
て、該マルチフレームの先頭ビットとなっている該入力
データメモリの出力タップを選択して、該選択された出
力をフレーム同期部出力とすることにより、該フレーム
同期確立時の１マルチフレーム間隔で発生する前記比較
用タイミングにマルチフレーム同期した該フレーム同期
部出力が得られることを特徴とした多点監視フレーム同
期方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61010031A JPS62169539A (ja) | 1986-01-22 | 1986-01-22 | 多点監視フレ−ム同期方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61010031A JPS62169539A (ja) | 1986-01-22 | 1986-01-22 | 多点監視フレ−ム同期方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62169539A true JPS62169539A (ja) | 1987-07-25 |
Family
ID=11739022
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61010031A Pending JPS62169539A (ja) | 1986-01-22 | 1986-01-22 | 多点監視フレ−ム同期方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62169539A (ja) |
-
1986
- 1986-01-22 JP JP61010031A patent/JPS62169539A/ja active Pending
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