JPS62169539A - 多点監視フレ−ム同期方式 - Google Patents

多点監視フレ−ム同期方式

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JPS62169539A
JPS62169539A JP61010031A JP1003186A JPS62169539A JP S62169539 A JPS62169539 A JP S62169539A JP 61010031 A JP61010031 A JP 61010031A JP 1003186 A JP1003186 A JP 1003186A JP S62169539 A JPS62169539 A JP S62169539A
Authority
JP
Japan
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output
frame
frame synchronization
rom
data
Prior art date
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Pending
Application number
JP61010031A
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English (en)
Inventor
Tetsuhiro Maruyama
哲弘 丸山
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Hitachi Ltd
Original Assignee
Hitachi Ltd
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Publication date
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、PCM通信方式の直列データ中数フレーム毎
に1ビット単位で挿入された同期パターンを検出し、デ
ータ系列のフレーム同期をとるフレーム同期方式に係り
、特にマルチフレーム同期機能を兼備えた多点監視フレ
ーム同期方式に関する。
〔従来の技術〕
第5図は、入力データメモIJ 1 、 ROM2 、
制御部6から成る、監視点数Nとした場合の従来の多点
監視フレーム同期方式の基本構成図である。
第6図中、入力データ列のフレーム同期ビット間隔で設
けられた、入力データメモリ1の出力タノグ1〜Nをア
ドレスとするROM2では、ROM2のアドレスA。−
AN−、にフレーム同期パターンと同一の信号が与えら
れた時に、ROM2出力端子1)0に「1」のフレーム
同期パターン検出信号を出力して、制御部5にフレーム
同期パターン検出を教える。
制御部3では、該フレーム同期パターン検出信号により
、ROM 2のチップイネーブル信号CEを、連続イネ
ーブル状態から、1マルチフレーム周期で入力データク
ロック1クロツ2分イネーブルとなるように制御し、フ
レーム同期保護を行なうものである。なお、この種の技
術に関連するものとしては、特開5E! 5B −16
8347号公報などがある。
〔発明が解決しようとする問題点〕
ここで、入力データ列がマルチフレーム構成を取り、フ
レーム同期確立後にマルチフレーム単位での該入力デー
タ列の分離が必要となる場合には該入力データ列のマル
チフレームに同期したマルチフレーム同期信号が必要と
なる。第6図に示す従来の方式でこれを実現しようとす
ると、第6図中、制御部3から1マルチフレーム同期で
発生する、ROM 2のイネーブル信号CEをマルチフ
レーム同期信号とし、ROM2で検出しているフレーム
同期パターンをデコードした信号により、マルチフレー
ムの先頭フレームとなる入力データメモリ1の出力タッ
プを選択し、該選択された出力を後続の分離部の入力デ
ータ列とする方式がある。しかし、出力タップ数Nに対
して発生するN種類のフレーム同期パターンを1〜Nに
デコードする回路は複雑な論理回路となり、又Nの増加
に共ない回路規模も犬きくなる。さらに、フレーム同期
パターンの変更に対してデコード回路を変更しなければ
ならない等の問題があった。
本発明の目的は、上記の欠点をなくし、複雑な回路を附
加することなくマルチフレーム同期機能を兼備えた多点
監視フレーム同期方式を提供することにある。
〔問題全解決するための手段〕
本発明は、上記の目的を達成するために、フレーム同期
パターンをROMのアドレスとしてROMに格納する内
容をフレーム同期パターンのマルチフレーム同期パター
ンに対するフレーム位相情報とするものである。
〔作用〕
これにより、ROMの出力をそのまま入力データメモリ
出力タップ選択信号としてマルチフレーム同期のとれた
入力データ列を得ることが出来る。
〔実施例〕
以下本発明の実施例につき図に従って説明する。
第1図は本発明の実施例による、マルチフレーム同期パ
ターン「101011 J 、監視点数6とした場合の
多点監視フレーム同期方式の構成図である。
図中第6図と同一機能のものは同一記号で示す。
入力データ列は入力データメモリ1に次々と入力し、入
力データメモリに設けられた出力タップ1〜6の出力を
アドレスとするROM 2では、第2図に示すアドレス
対応のデータが出力される。
フレーム同期がハンティング状態にある場合はROM2
出力が「0」以外になるまでROM 2出力イネーブル
信号CEを「1」にしてイネーブル状態とし、「0」以
外になると、同期制御回路6は、フレーム同期パターン
が検出されたとして、ラッチ5に対しROM2出力ラッ
チタイミング信号を送出する。以後、同期制御回路6は
後方保護状態となり、1マルチフレーム毎に入力データ
列1ビット分ROM 2出力イネーブル信号CEを「1
」として、その都度ラッチ5出力とROM 2出力とを
比較し、一致、不一致で後方保護、同期確立、前方保護
の一連の制御を行なう。一方、フレーム同期確立時にラ
ッテされているラッテ5出力は、第3図に示すようにフ
レーム同期確立時のフレーム同期パターンのマルチフレ
ーム同期パターンとのフレーム位相を示しているので、
この信号によりセレクタ5において選択される出力は、
ROM2出力イネ−プル信号CEをマルチフレーム信号
とするマルチレームデータ列となる。
〔発明の効果〕
本発明によれば、複雑な回路を附加すること〈マルチフ
レーム同期のとれたデータ列を得るとか出来、フレーム
同期パターンの変更に対しもROMの内容の変更で対応
出来るという効果がる。
【図面の簡単な説明】
第1図は本発明の一実施例による多点監視フーム同期方
式の構成を示すブロック図、第2区本発明の一実施例に
よるROMのアドレスに対応る内容を示す図、第3図は
多点監視フレーム巨方式の一般的構成を示すブロック図
である。

Claims (1)

    【特許請求の範囲】
  1. 1、Nビットを1フレームとし、フレーム同期ビットと
    誤り検出符号ビットやデータリンクビット等のデータ以
    外のビットが、1フレームに1ビット各々数フレーム毎
    に挿入されてマルチフレームと成っているデータ列に対
    し、少なくとも1マルチフレーム以上の容量を持ち、該
    フレーム同期ビットの挿入フレーム間隔に等しい間隔の
    出力タップを有する入力データメモリと、該メモリ出力
    タップをアドレスとするROMを用いた多点監視フレー
    ム同期方式において、該フレーム同期ビットによるマル
    チフレーム同期パターンを監視点数内でシフトしたパタ
    ーンをアドレスとする該ROMアドレスに、該シフト数
    に対応したデータを、それ以外の該ROMアドレスには
    、該ROMアドレスが該マルチフレーム同期パターンで
    ないことを示すデータを該ROMに格納し、該ROM出
    力が、該マルチフレーム同期パターンをアドレスとした
    データであることが検出されると、その時の該ROM出
    力を記憶し、以後1マルチフレーム毎に、該記憶データ
    と該ROM出力とを比較することによりフレーム同期保
    護を行ない、フレーム同期確立時の該ROM出力に応じ
    て、該マルチフレームの先頭ビットとなっている該入力
    データメモリの出力タップを選択して、該選択された出
    力をフレーム同期部出力とすることにより、該フレーム
    同期確立時の1マルチフレーム間隔で発生する前記比較
    用タイミングにマルチフレーム同期した該フレーム同期
    部出力が得られることを特徴とした多点監視フレーム同
    期方式。
JP61010031A 1986-01-22 1986-01-22 多点監視フレ−ム同期方式 Pending JPS62169539A (ja)

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JP61010031A JPS62169539A (ja) 1986-01-22 1986-01-22 多点監視フレ−ム同期方式

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JPS62169539A true JPS62169539A (ja) 1987-07-25

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JP61010031A Pending JPS62169539A (ja) 1986-01-22 1986-01-22 多点監視フレ−ム同期方式

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