JPS62258533A - フレ−ム同期回路 - Google Patents
フレ−ム同期回路Info
- Publication number
- JPS62258533A JPS62258533A JP61100871A JP10087186A JPS62258533A JP S62258533 A JPS62258533 A JP S62258533A JP 61100871 A JP61100871 A JP 61100871A JP 10087186 A JP10087186 A JP 10087186A JP S62258533 A JPS62258533 A JP S62258533A
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Links
- 238000001514 detection method Methods 0.000 claims description 14
- 238000010586 diagram Methods 0.000 description 3
- 230000001360 synchronised effect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000007704 transition Effects 0.000 description 1
Landscapes
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、７′−夕刊中の、あるビット位置を特定する
為のフレーム同期回路に関し、特に、そのフレームパタ
ーンとしてＣＣＩ ＴＴ勧告Ｘ、Ｓ Ｏの長周期ノ９タ
ーンを用いたフレーム同期回路に関する。
為のフレーム同期回路に関し、特に、そのフレームパタ
ーンとしてＣＣＩ ＴＴ勧告Ｘ、Ｓ Ｏの長周期ノ９タ
ーンを用いたフレーム同期回路に関する。
従来、Ｘ、５０フレームの同期回路は、−第２図のよう
な構成をしており、フォーシングパターン横巾回路２０
１で特定されるフォーシングパターンを検出し、フレー
ムビットの第１ピツトに戻る方式％式％ 〔発明が解決しようとする問題点〕 上述した従来のＸ、５０方式フレームの同期回路におい
て、フレームピット長を変える為にはフォーシングパタ
ーンを変える必要があシアフォーシングパターン検出回
路２０１とは別に、別のフォーシングパターンを検出す
るためのフォーシングパターン検出回路を持つ必要が有
る。この時の回路構成を第３図に示す。ここで、２０１
〜２０４は種々のフォーシングパターンを検出するため
のフォーシングパターン検出回路、２１０はこれらフォ
ーシングパターン検出回路２０１〜２０４の化カッ一つ
を、フレーム長を決めるための信号０１〜Ｇｎに応じて
選択するフォーシングパターン検出回路である。しかし
、この第３図の回路構成では、ハード量が多くなるとい
う欠点がある。
な構成をしており、フォーシングパターン横巾回路２０
１で特定されるフォーシングパターンを検出し、フレー
ムビットの第１ピツトに戻る方式％式％ 〔発明が解決しようとする問題点〕 上述した従来のＸ、５０方式フレームの同期回路におい
て、フレームピット長を変える為にはフォーシングパタ
ーンを変える必要があシアフォーシングパターン検出回
路２０１とは別に、別のフォーシングパターンを検出す
るためのフォーシングパターン検出回路を持つ必要が有
る。この時の回路構成を第３図に示す。ここで、２０１
〜２０４は種々のフォーシングパターンを検出するため
のフォーシングパターン検出回路、２１０はこれらフォ
ーシングパターン検出回路２０１〜２０４の化カッ一つ
を、フレーム長を決めるための信号０１〜Ｇｎに応じて
選択するフォーシングパターン検出回路である。しかし
、この第３図の回路構成では、ハード量が多くなるとい
う欠点がある。
本発明の目的は、上記欠点を除去し、簡単な回路構成で
９種々のフレーム長に合ったフォーシングパターンを検
出出来るフレーム同期回路を提供することにある。
９種々のフレーム長に合ったフォーシングパターンを検
出出来るフレーム同期回路を提供することにある。
本発明によれば、入力データと局部データとのうち一方
を選択する選択回路と、該選択回路によって選択された
データをパラレルデータとして並べる回路と、該パラレ
ルデータと、フレーム長ｔ−決める選択情報とを、アド
レスとして受け、該選択情報で決まるフレーム長に対応
したフォーシングツクターンを、前記パラレルデータと
して受けたとき、検出信号を出力するＲＯＭと、該検出
信号と前記パラレ／Ｉ／ｆ′−夕の一部とを受け、前記
局部データを発生する局部データ発生回路と、前記入力
データと前記局部データとを比較する比較回路と。
を選択する選択回路と、該選択回路によって選択された
データをパラレルデータとして並べる回路と、該パラレ
ルデータと、フレーム長ｔ−決める選択情報とを、アド
レスとして受け、該選択情報で決まるフレーム長に対応
したフォーシングツクターンを、前記パラレルデータと
して受けたとき、検出信号を出力するＲＯＭと、該検出
信号と前記パラレ／Ｉ／ｆ′−夕の一部とを受け、前記
局部データを発生する局部データ発生回路と、前記入力
データと前記局部データとを比較する比較回路と。
該比較回路の出力信号と前記検出信号とを受け。
該比較回路の出力信号を基に同期外れを判定し。
同期外れと判定した時点から前記検出信号を受けるまで
の期間、前記選択回路に前記入力データを選ぶように指
示し、それ以外の期間は前記選択回路に前記局部データ
を選ぶように指示する同期保護回路とを有することを特
徴とするフレーム同期回路が得られる。
の期間、前記選択回路に前記入力データを選ぶように指
示し、それ以外の期間は前記選択回路に前記局部データ
を選ぶように指示する同期保護回路とを有することを特
徴とするフレーム同期回路が得られる。
次に本発明の実施例について図面を参照して説明する。
第１図に本発明の一実施例によるフレーム同期回路を示
す。第１図において２選択回路１０４は。
す。第１図において２選択回路１０４は。
同期保護回路１０３からの制御信号りにより入力データ
Ａと局部データＢのどちらかを選び、Ｃとして出力する
。シフトレジスタ１０１は入力されるデータＣをシフト
して７ビツトのパラレルデータＥ１〜Ｅ７を出力する。
Ａと局部データＢのどちらかを選び、Ｃとして出力する
。シフトレジスタ１０１は入力されるデータＣをシフト
して７ビツトのパラレルデータＥ１〜Ｅ７を出力する。
ＲＯＭ １０２は、Ｘ、５０フレーム中のフォーシング
パターンを検索するためのものである。ＲＯＭ １０２
には、前述の／やラレルデータＥ１〜Ｅ７とフレーム長
を決める選択情報Ｇ１＝Ｇｎとがアドレス信号として入
力される。
パターンを検索するためのものである。ＲＯＭ １０２
には、前述の／やラレルデータＥ１〜Ｅ７とフレーム長
を決める選択情報Ｇ１＝Ｇｎとがアドレス信号として入
力される。
ＲＯＭ １０２はＧ１〜Ｇｎによって決められたフレー
ム長のフォーシングツぞターンになっているかどうか、
Ｅｌ〜Ｅ７を検索する。即ちｌ ＲＯＭ １０２は、Ｇ
ｌ〜Ｇｎに与えられたフレーム長に対応するフォーシン
グパターンがＥ１〜Ｅ７に現われたときは、“０″（即
ち、検出信号）を出力し、それ以外のパターンがＥ１〜
Ｅ７に与えられているときは、′１＃を出力する。
ム長のフォーシングツぞターンになっているかどうか、
Ｅｌ〜Ｅ７を検索する。即ちｌ ＲＯＭ １０２は、Ｇ
ｌ〜Ｇｎに与えられたフレーム長に対応するフォーシン
グパターンがＥ１〜Ｅ７に現われたときは、“０″（即
ち、検出信号）を出力し、それ以外のパターンがＥ１〜
Ｅ７に与えられているときは、′１＃を出力する。
以下、第１図の動作をより詳しく説明する。
通常１選択回路１０４は局部データＢを選んでＣとして
出力し、その信号Ｃはシフトレジスタ１０１に書き込ま
れ、Ｅ４及びＥ７を受ける排他的論理和回路１０５と、
インヒビットグート回路１．０６とにより新しい局部デ
ータを作成する。このように、１０５と１０６とは局部
データ発生回路・（局部ＰＮパターン発生回路）を構成
している。
出力し、その信号Ｃはシフトレジスタ１０１に書き込ま
れ、Ｅ４及びＥ７を受ける排他的論理和回路１０５と、
インヒビットグート回路１．０６とにより新しい局部デ
ータを作成する。このように、１０５と１０６とは局部
データ発生回路・（局部ＰＮパターン発生回路）を構成
している。
ＲＯＭ １０２はＥ１〜Ｅ７がある特定の・やターン（
フォーシングパターン）になった事を検出する。
フォーシングパターン）になった事を検出する。
ここで、 ＲＯＭ １０２は、フォーシングパターンを
検出すると、出力信号Ｆとして０”（即ち、検出信号）
を出力し、フォーシングパターンでない時には出力信号
Ｆとして”１ ”を出力する。
検出すると、出力信号Ｆとして０”（即ち、検出信号）
を出力し、フォーシングパターンでない時には出力信号
Ｆとして”１ ”を出力する。
入力データＡは局部データＢと排他的論理和回路（即ち
、比較回路）１０７によって比較され。
、比較回路）１０７によって比較され。
通常（同期状態）、一致しているので、同期保護回路１
０３は同期している事を確認する。
０３は同期している事を確認する。
何らかの原因によシ入カデータＡが誤ると１局部データ
Ｂと比較された時、不一致が生じ、同期保護回路１０３
はそれを検出して何らかの保護（数回以上続けて不一致
が生じた。あるいは２ｍれを検出し、ハンチング状態（
フレームビットを捜す状態）になシ、制御信号ＤＫよシ
選択回路１０４が入力データＡを選ぶように制御する。
Ｂと比較された時、不一致が生じ、同期保護回路１０３
はそれを検出して何らかの保護（数回以上続けて不一致
が生じた。あるいは２ｍれを検出し、ハンチング状態（
フレームビットを捜す状態）になシ、制御信号ＤＫよシ
選択回路１０４が入力データＡを選ぶように制御する。
選択回路１０４の出力Ｃはシフトレジスタ１０１に取シ
入れられ、フォーシングパターンが検出されるまで入力
データＡが順に入って行く。ＲＯＭ１０２によシフォー
シングパターンが検出されると、同期保護回路１０３は
制御信号りを変化させ局部データＢを選ぶ様にする（ハ
ンチング状態終了）。
入れられ、フォーシングパターンが検出されるまで入力
データＡが順に入って行く。ＲＯＭ１０２によシフォー
シングパターンが検出されると、同期保護回路１０３は
制御信号りを変化させ局部データＢを選ぶ様にする（ハ
ンチング状態終了）。
このように、新たにフォーシングパターンが検出される
と、同期保護回路１０３は、排他的論理和回路１０７よ
シの入力データＡと局部データＢとの一致を検出して、
何らかの保護（何回以上続けて一致が生じたか、に図中
を回収上一致した等）を置いて同期状態に移行する。
と、同期保護回路１０３は、排他的論理和回路１０７よ
シの入力データＡと局部データＢとの一致を検出して、
何らかの保護（何回以上続けて一致が生じたか、に図中
を回収上一致した等）を置いて同期状態に移行する。
以上説明した様に本発明は、フレーム長を決める選択情
報と、入力データをパラレルに展開した信号とを、 Ｒ
ＯＭのアドレスに入れる事により、フレーム長に合った
フォーシングパターンヲ検索出来、ハード量を少なく出
来る効果がある。
報と、入力データをパラレルに展開した信号とを、 Ｒ
ＯＭのアドレスに入れる事により、フレーム長に合った
フォーシングパターンヲ検索出来、ハード量を少なく出
来る効果がある。
第１図は本発明の一実施例によるフレーム同期回路のブ
ロック図、第２図は従来のフレーム同期回路のブロック
図、第３図は従来の他のフレーム同期回路の要部のブロ
ック図である。 １０１・・・シフトレジスタ、１０２・・・ＲＯＭ 。 １０３・・・同期保護回路、１０４・・・選択回路。 ２０１〜２０４・・・フォーシングパターン検出回路。 ２１０・・・フォーミングノ母ターン選択回路。 第１図
ロック図、第２図は従来のフレーム同期回路のブロック
図、第３図は従来の他のフレーム同期回路の要部のブロ
ック図である。 １０１・・・シフトレジスタ、１０２・・・ＲＯＭ 。 １０３・・・同期保護回路、１０４・・・選択回路。 ２０１〜２０４・・・フォーシングパターン検出回路。 ２１０・・・フォーミングノ母ターン選択回路。 第１図
Claims (1)
- １、入力データと局部データとのうち一方を選択する選
択回路と、該選択回路によって選択されたデータをパラ
レルデータとして並べる回路と、該パラレルデータと、
フレーム長を決める選択情報とを、アドレスとして受け
、該選択情報で決まるフレーム長に対応したフォーシン
グパターンを、前記パラレルデータとして受けたとき、
検出信号を出力するＲＯＭと、該検出信号と前記パラレ
ルデータの一部とを受け、前記局部データを発生する局
部データ発生回路と、前記入力データと前記局部データ
とを比較する比較回路と、該比較回路の出力信号と前記
検出信号とを受け、該比較回路の出力信号を基に同期外
れを判定し、同期外れと判定した時点から前記検出信号
を受けるまでの期間、前記選択回路に前記入力データを
選ぶように指示し、それ以外の期間は前記選択回路に前
記局部データを選ぶように指示する同期保護回路とを有
することを特徴とするフレーム同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61100871A JPS62258533A (ja) | 1986-05-02 | 1986-05-02 | フレ−ム同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61100871A JPS62258533A (ja) | 1986-05-02 | 1986-05-02 | フレ−ム同期回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62258533A true JPS62258533A (ja) | 1987-11-11 |
Family
ID=14285378
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61100871A Pending JPS62258533A (ja) | 1986-05-02 | 1986-05-02 | フレ−ム同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62258533A (ja) |
-
1986
- 1986-05-02 JP JP61100871A patent/JPS62258533A/ja active Pending
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