KR870009556A - 비트 동기회로 및 방법 - Google Patents

비트 동기회로 및 방법 Download PDF

Info

Publication number
KR870009556A
KR870009556A KR870002912A KR870002912A KR870009556A KR 870009556 A KR870009556 A KR 870009556A KR 870002912 A KR870002912 A KR 870002912A KR 870002912 A KR870002912 A KR 870002912A KR 870009556 A KR870009556 A KR 870009556A
Authority
KR
South Korea
Prior art keywords
phase
signal
clock signal
synchronous clock
circuit
Prior art date
Application number
KR870002912A
Other languages
English (en)
Other versions
KR910000624B1 (ko
Inventor
다까시 오야기
시게오 요시자와
Original Assignee
세끼모또 타다히로
닛본덴기 가부시기가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 세끼모또 타다히로, 닛본덴기 가부시기가이샤 filed Critical 세끼모또 타다히로
Publication of KR870009556A publication Critical patent/KR870009556A/ko
Application granted granted Critical
Publication of KR910000624B1 publication Critical patent/KR910000624B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
    • H04L7/0331—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop with a digital phase-locked loop [PLL] processing binary samples, e.g. add/subtract logic for correction of receiver clock

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)

Abstract

내용 없음

Description

비트 동기회로 및 방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명에 따른 비트 동기회로의 실시예의 개략블럭도.
제2도는 제1도에 도시한 회로에서의 위상 제어회로의 개략적인 회로도.
제3도는 제2도에 도시한 회로의 동작을 설명하기 위한 타이밍도.

Claims (6)

  1. 수신 디지털 신호에 동기한 동기 클럭신호를 재생하는 비트 동기회로에 있어서, 동기 클럭신호의 디지털 신호에 대한 위상의 선행 및 지연을 1비트마다 검출하고, 위상차 신호를 출력시키는 위상 감시 회로, 및 위상차 신호에 응답하여 동기 클럭신호의 위상을 디지털 신호에 동기시키도록 1비트마다 수정하는 위상제어 회로를 포함하고, 위상 제어회로의 위상 수정이 선행 및 지연 수정간의 천이를 포함하지 않는 것을 특징으로 하는 비트 동기회로.
  2. 제1항에 있어서, 디지털 신호의 상승 및 강하중 어느 한 가지를 검출하는 변화점 검출회로, 및 초기 진폭의 클럭신호를 상이한 3개의 분주비로 분주하여 3개의 분주 출력신호를 출력시키는 가변 분주회로를 포함하고, 위상제어회로가 동기 클럭신호 1비트의 전반 및 후반을 나타내는 제1 및 제2제어신호를 출력시키고, 위상 감시회로가 제1 및 제2제어신호에 응답하여 변화점 검출회로의 출력이 동기 클럭신호에 전반 및 후반중 어느것에 있는지 또는 어느것에도 없는지를 판정하며, 이판정에 대응하여 위상차 신호를 출력시키고, 위상 제어회로가 위상차 신호를 래치시킴과 동시에 이 위상차 신호 및 이전의 비트에서 래치된 위상차 신호를 근거로하여 3개의 분주 출력신호들 중 어느 한 신호를 선택하며, 이선택된 신호를 근거로하여 동기 클럭신호의 위상을 제어하는 것을 특징으로 하는 비트 동기회로.
  3. 디지털 신호에 동기한 동기 클럭신호를 재생하는 비트 동기회로에 있어서, 디지털 신호의 상승 및 강하 중 어느 하나의 변화점을 검출하여 변화점 검출신호를 출력시키는 수단, 초기 진폭의 클럭신호를 각각 상이한 분주비로 분주한 다수의 분주출력을 출력시키는 분주 수단, 변화점 검출신호 및 동기 클럭신호에 응답하여 동기 클럭신호의 디지털 신호에 대한 위상의 선행 및 지연을 나타내는 위상 신호를 출력시키는 위상 감시 수단, 및 위상신호에 응답하여 다수의 분주 신호들 중 어느 한 신호를 선택하여 동기 클럭신호의 위상을 제어하는 위상 제어 수단을 포함하고, 위상 제어수단에 의한 동기 클럭신호의 위상 제어가 선행 및 지연 제어간의 상태 천이를 포함하지 않는 것을 특징으로하는 비트 동기회로.
  4. 디지털 신호에 동기한 동기 클럭신호를 재생하는 방법에 있어서, 동기 클럭신호의 디지털 신호에 대한 위상 상태를 검출하여 위상 신호를 출력시키는 수단, 미 위상 신호에 응답하여 디지털 신호의 위상에 대해 동기 클럭 신호의 위상이 연속된 비트에서 역방향으로 수정되지 못하도록 동기 클럭신호의 위상을 수정하는 수단을 포함하는 것을 특징으로 하는 동기 방법.
  5. 제4항에 있어서, 디지털 신호의 변화점을 검출하는 수단, 검출된 변화점에 응답하여 위상 상태를 검출하여 위상신호를 출력시키는 수단, 초기 진폭 클럭을 상이한 다수의 분주비로 분주하여 다수의 분주출력신호를 출력시키는 수단, 위상 신호를 1비트마다 래치시키는 수단, 이전의 비트에서 래치된 위상 신호와 다음의 비트의 위상 신호에 응답하여 다수의 분주 출력신호들 중 어느 한 신호를 선택하는 수단, 및 선택된 분주 출력신호에 응답하여 동기 클럭신호의 위상을 수정하는 수단을 포함하는 것을 특징으로 하는 동기방법.
  6. 초기 진폭의 클럭신호를 수신하여 다수의 분주신호를 출력시키는 분주회로, 수신된 디지털 신호와 클럭신호의 위상을 감시하고 위상의 선행 및 지연을 구별하는 위상신호를 출력시키는 위상 감시회로, 및 이 위상 감시 회로로부터 부여된 위상 신호에 의해 다수의 분주신호를 선택하여 디지털 신호에 동기한 클럭신호를 재생하는 위상제어 회로로 구성되고, 이 위상제어 회로가 선택된 분주신호를 일시 기억시키는 기억수단, 이 기억 수단의 정보와 위상 신호로부터 다수의 분주신호를 선택하는 분주선택 수단을 포함하는 것을 특징으로 하는 수신 디지털 신호로부터 동기 클럭신호를 재생하는 비트 동기 회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019870002912A 1986-03-31 1987-03-30 비트 동기 회로 및 방법 KR910000624B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP74022 1986-03-31
JP61-74022 1986-03-31
JP7402286 1986-03-31

Publications (2)

Publication Number Publication Date
KR870009556A true KR870009556A (ko) 1987-10-27
KR910000624B1 KR910000624B1 (ko) 1991-01-28

Family

ID=13535076

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019870002912A KR910000624B1 (ko) 1986-03-31 1987-03-30 비트 동기 회로 및 방법

Country Status (8)

Country Link
US (1) US4829544A (ko)
EP (1) EP0240299B1 (ko)
JP (1) JPH084262B2 (ko)
KR (1) KR910000624B1 (ko)
AU (1) AU592276B2 (ko)
CA (1) CA1278832C (ko)
DE (1) DE3750096T2 (ko)
HK (1) HK130494A (ko)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4821295A (en) * 1987-11-30 1989-04-11 Tandem Computers Incorporated Two-stage synchronizer
US5682256A (en) * 1988-11-11 1997-10-28 British Telecommunications Public Limited Company Communications system
JP3340558B2 (ja) * 1994-06-14 2002-11-05 松下電器産業株式会社 信号検出装置およびそれを用いたクロック再生装置
JP3173457B2 (ja) * 1998-03-23 2001-06-04 日本電気株式会社 データ通信装置
US7459948B2 (en) * 2005-06-30 2008-12-02 Silicon Laboratories Inc. Phase adjustment for a divider circuit
JP2012049863A (ja) * 2010-08-27 2012-03-08 Renesas Electronics Corp 半導体装置

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3544717A (en) * 1967-10-18 1970-12-01 Bell Telephone Labor Inc Timing recovery circuit
JPS5941338B2 (ja) * 1976-05-10 1984-10-06 日本電気株式会社 クロツクパルス再生回路
US4206414A (en) * 1976-09-01 1980-06-03 Racal Group Services Limited Electrical synchronizing circuits
US4229824A (en) * 1978-07-21 1980-10-21 Cubic Corporation Method and apparatus for synchronizing electrical signals
US4216544A (en) * 1978-09-19 1980-08-05 Northern Telecom Limited Digital clock recovery circuit
FR2458181A1 (fr) * 1979-06-01 1980-12-26 Thomson Csf Dispositif de synchronisation d'un signal d'horloge et systemes de transmission de donnees synchrones comportant un tel dispositif
US4400817A (en) * 1980-12-30 1983-08-23 Motorola, Inc. Method and means of clock recovery in a received stream of digital data
JPS6072345A (ja) * 1983-09-28 1985-04-24 Hitachi Ltd デイジタル信号位相同期回路
GB8328951D0 (en) * 1983-10-29 1983-11-30 Plessey Co Plc Frequency and phase synchronising arrangements
US4667333A (en) * 1983-12-22 1987-05-19 Motorola, Inc. Automatic clock recovery circuit

Also Published As

Publication number Publication date
EP0240299A3 (en) 1989-11-23
JPH084262B2 (ja) 1996-01-17
JPS6345934A (ja) 1988-02-26
AU7080087A (en) 1987-10-08
CA1278832C (en) 1991-01-08
DE3750096T2 (de) 1995-01-12
KR910000624B1 (ko) 1991-01-28
AU592276B2 (en) 1990-01-04
DE3750096D1 (de) 1994-07-28
US4829544A (en) 1989-05-09
HK130494A (en) 1994-12-02
EP0240299B1 (en) 1994-06-22
EP0240299A2 (en) 1987-10-07

Similar Documents

Publication Publication Date Title
KR910009002A (ko) 디지탈 방식의 위상을 동기시키는 방법 및 구조
US5056120A (en) Phase adjusting circuit
KR890009115A (ko) 클럭 재생 장치
US4777542A (en) Data recording method
RU95117153A (ru) Схема и способ фазовой синхронизации для системы фазовой автоматической подстройки
KR960003203A (ko) 클록 재생 회로
KR920003758A (ko) 수신기 시스템
KR900005329A (ko) 위상판별 및 데이타 분리방법 및 장치
KR870009556A (ko) 비트 동기회로 및 방법
KR920013932A (ko) 동기 회로
EP0419618A1 (en) Bit synchronizer
KR880000676B1 (ko) 입력신호와 발진기의 출력신호의 위상을 동기화시키는 방법 및 장치
KR930005335A (ko) 복조기 및 복조 방법
CA1305758C (en) Phase difference adjusting circuit
KR920022272A (ko) 동기데이타 도입 방법 및 시스템
KR100266673B1 (ko) 지연 동기 루프회로
JP2621668B2 (ja) フレーム同期回路
JPH05344112A (ja) ビット位相同期回路
KR880006862A (ko) 디지틀 신호처리회로 및 그에 대한 신호전송방법
JP2007123988A (ja) 調歩同期通信用受信回路
JPH03255743A (ja) ビット同期回路
US6859912B2 (en) Method and circuit arrangement for clock recovery
JPH0964858A (ja) 位相同期回路
JPH0748720B2 (ja) 位相制御回路
JPH10262223A (ja) 文字多重ビデオ信号のデータ再生装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20040120

Year of fee payment: 14

LAPS Lapse due to unpaid annual fee