JPH02140031A

JPH02140031A - 無線方式におけるデジタル制御線の同期時間短縮方式

Info

Publication number: JPH02140031A
Application number: JP63293214A
Authority: JP
Inventors: Yasushi Okada; 泰岡田
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1988-11-19
Filing date: 1988-11-19
Publication date: 1990-05-29

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔目次〕概要産業上の利用分野従来の技術（第３図、第４図）発明が解決しようとする課題課題を解決するための手段（第１図）作用実施例（第２図）発明の効果〔概要〕無線方式におけるデジタル制御線の同期時間短縮方式に
関し、従来のフレーム同期回路に簡単な回路を付加するだけで
、同期引込み時間の短縮ができるようにすることを目的
とし、デジタル制御線データを入力し、順次該データをシフト
して出力するシフトレジスタと、ＰＮパターンを発生す
るＰＮ発生器と、ＰＮパターン比較回路とから成り、デ
ジタル制御線データの同期引込みを行うフレーム同期回
路に、上記データにおけるＰＮパターン段数＋１個のビ
ット“０”を検出するＰＮパターン段数＋１個の“０”
検出回路を付加し、該回路の出力で上記シフトレジスタ
のデータをシフトすることにより、同期引込み時間を短
縮できるように構成する。

〔産業上の利用分野〕

本発明は、無線方式におけるデジタル制御線の同期時間
短縮方式に関し、さらに詳しくいえば、簡単な回路の付
加によって、無線デジタル制御線の同期引込み時間の短
縮化を図った無線方式におけるデジタル制御線の同期時
間短縮方式に関する。

〔従来の技術〕

第３図は、従来のフレーム同期回路の１例をブロック図
として示した図であり、１は入力クロック（１９２Ｋ）
を１／６に分周する１／６分周器、２はシフトレジスタ
、３はフリップフロップ回路（Ｄフリップフロップ）、
４は同期化用ビットＰＮを発生するＰＮ発生器、５は１
２８パタ一ン比較回路（ＰＮ初期値ＡＬＬ“０”とする
。）である。

第４図は従来のデジタル制御Ｊ「線（Ｄ　Ｓ　Ｃ＞のフ
レームフォーマットを示した図である。

ＰＮの多項式ｆ　　（ｘ）は、ｆ　　（Ｘ）　＝Ｘ’十
Ｘ＋１であり、各情報ビットＡ　ｎ　％　Ｂ　ｎ　％　
Ｃｎ　−、Ｄｎ、Ｅｎ　（ｎ＝ｏ、１．２−＞はノーマ
ル時オール“０”の制御線チャネルで、制御線速度（Ｄ
ＳＣの速度）は１９２　Ｋｂｐｓである。

また、ＩＳフレームは、同期化用ピッ！・ＰＮｎ（ｎ＝
０．１．２−）と、各情報ビットＡ　ｎ　％　Ｂｎ、Ｃ
ｎ、ＤｎＳＥｎの６ビツトから成っており、ＩＦフレー
ムは１２８のＳフレームで構成されている。

このような制御線のフォーマントに対して、次のような
同期引込み方式をとっていた。

第３図に示したシフトレジスタ２の入力には、デジタル
制御線信号（１９２ＫｂｐｓのＤＳＣデータ）が入力し
、その出力信号をフリップフロップ回路３に入力し、さ
らに、１２８パタ一ン比較回路５へ入力する。

一方、１／６分周器１には、上記ＤＳＣに合わせたクロ
ック（１９２Ｋ）が入力しており、これを１／６に分周
して３２にのクロックとし、その出力クロックをＰＮ発
生器４の入力端子とフリップフロップ回路３のクロック
入力端子へ入力する。

ＰＮ発生器４では、１／６分周器ｌからの３２にのクロ
ックに同期してＰＮパターンを発生し、１２８パタ一ン
比較回路５において、シフトレジスタ２からフリップフ
ロップ回路３を介して送られてきたデータと比較する。

そして、同期がとれた時はその旨の信号を出し、非同期
の時はシフトレジスタ２にシフト信号を入力してＤＳＣ
データを１ビツトシフトする。

このようにして順次比較を行い同期を検出する。

具体的に説明すると、先ず、第４図に示したようなフォ
ーマントにおいて、あるビット、例えばＡＯから６ビツ
ト毎の各ビット、即ちＡｌ、Ａ２、・−がＰＮパターン
の固定パターンであるか比較する。

このような比較をＩＦフレーム分行い、ＰＮパターンが
検出されない場合、最初に着目したビットＡから１ビツ
トずらし、Ｂに着目してＢＯｌＢｌ−の順で比較する。

このようにして、非同期の場合には、シフトレジスタに
シフト信号を送り、１ビツトずつシフトしながら最大５
ビツトまでずらしてＰＮ発生器４からのＰＮパターンと
比較する。

このような方法で同期をとった場合、同期引込みの最悪
時間は次のようになる。

（ＩＩＡＯビットに着目し、ＩＦフレーム分、ＰＮパタ
ーンと比較した場合、ＩＳフレームのビット数＝６、Ｉ
Ｆフレーム中のＳフレーム数＝１２８、ＤＳＣの速度Ｖ
＝１９２にであるから、６×１２８／　１９２　Ｘ　１
０’（ｓｅｅ）でＰＮパターンでない事がわかる。

（２１ＢＯビツトに着目し、同様にＰＮパターンと比較
すると、５ｘ　１２８／１９２Ｋ（ｓｅｃ）かかること
になる。

、（３）　　以下同様に、ＣＯ，ＤｏＳＥＯ，ＰＮＯビ
ットという順にシフトしていき、上記と同様に比較する
と、４回Ｘ６Ｘ１２８／１９２Ｋ（ｓｅｃ）かかること
になる。

（４１ＰＮパターン検出後、最悪の場合には、６Ｘ１２
８／１９２に秒間ＰＮの先頭を一致させるのに必要とな
る。

（５）よって、同期引込みの最悪時間は、となる。

このように、上記の方法で同期化すると、無線制御線が
一度同期はずれとなった場合、最悪の時は２８　Ｘ　１
０−”ｓｅｃ　、すなわち、２８ＩＩＩＳｅＣかかって
再同期することになる。

〔発明が解決しようとする課題〕

上記の方法で同期化すると、無線制御線が一度同期はず
れになると、最悪の場合、２９ｍ５ｅｃの長い時間かか
って再同期する。

この間の回線は、監視不能となり、多大な情報の欠損と
いう事態にもなりかねないという欠点があった。

本発明では、このような従来の欠点を解決し、従来のフ
レーム同期回路に簡単な回路を付加するだけで、同期引
込み時間の短縮ができるようにすることを目的とする。

〔課題を解決するための手段〕

第１図は本発明の原理ブロック図、特に、フレーム同期
回路のブロック図である。

シフトレジスタ２の入力には、デジタル制御線データ（
ＤＳＣデータ）が入力し、フリップフロップ回路３を介
してＰＮパターン比較回路５Ａと、ＰＮパターン段数＋
１個の“０”検出回路６Ａヘシフトレジスタの出力を送
る。

一方、分周器ＩＡには、ＤＳＣデータの速度と等しいク
ロックが入力しており、これをＤＳＣのＩＳフレーム内
のビット数分の１に分周したクロックにする。

このクロックに同期して、ＰＮ発生器４からＰＮパター
ンを発生させ、ＰＮパターンと比較回路５Ａへ入力して
比較され同期が判定される。

以上の部分は、従来のフレーム同期回路と同じであり、
本発明では、これにＰＮパターン段数十１個の“０”検
出回路６Ａを付加し、この回路の出力をオア（ＯＲ）回
路７を介してシフトレジスタ２ヘシフト信号を送るもの
である。

そして、デジタル制御線（ＤＳＣ）のノーマル時は、Ｐ
Ｎパターンを除いて、各ビットがオール“０”であり、
かつ、“０”がＰＮパターンの段数＋１個連続すること
はないので、これを利用するものである。

即ち、着目したビットに対してＩＦフレーム分ＰＮパタ
ーンと比較せず、ＰＮの段数＋１だけ“０”が続いた場
合、これをＰＮパターン段数十１個の“０”検出回路６
Ａで検出し、直ぐに１ビツトシフトして次のパターンと
比較する。

〔作用〕

上記のようにすれば、全てのビットについてビット“０
”を検出する必要がないから、同期引込み時間の短縮が
はかれる。

〔実施例〕

第２図は本発明の一実施例におけるフレーム同期回路の
ブロック図であり、ｌは入力クロック（１９２Ｋ）を１
／６に分周する１／６分周器、２はＤＳＣデータ（１９
２Ｋｂｐｓ）が入力するシフトレジスタ、３はフリップ
フロップ回路（Ｄフリップフロップ）、４は同期化用ビ
フＩ−ＰＮを発生するＰＮ発生器、５は１２８パタ一ン
比較回路である。

また、６は０”８個検出回路であり、フリップフロップ
回路３の出力からＤＳＣのデータを受取り、クロックに
同期して“０”の検出をするものである。

この場合、デジタル制御線（Ｄ　Ｓ　Ｃ）のフォーマッ
トは、第４図に示した従来のものと同じである。

ここで、デジタル制御ｔｌ＞’ｊｌ（ＤＳＣ）のノーマ
ル時は、ＰＮパターンを除いて全て“０”である。

即ち、Ａ　ｎ　％　Ｂ　ｎ　％　Ｃｎ　％　Ｄ　ｎ　％
　Ｅ　ｎ　（ｎ　＝Ｏ％１．２−＞の各情報ビットは、
ノーマル時は、全てビット“０”の制御チャネルである
。

従って、これを利用し、着目したビットに対してＩＦフ
レーム分ＰＮパターンと比較せず、ＰＮの段数分＋１だ
け“０”ビットが続いた場合、直ぐに１ビツトだけシフ
トして次のパターンと比較する。

第４図のフォーマットでは、ＰＮの多項式は、ｆ　（ｘ
）＝Ｘ’＋Ｘ＋１なのでＰＮの段数は７段で、初期値を
オール“０”にすると、ＰＮパターンは合計１２８通り
となり、′Ｏ″が８回連続することはない。

これを利用し、“０”８回検出回路６の出力をオア（Ｏ
Ｒ）回路７を介してシフトレジスタ２ヘシフト信号を入
力し、ＤＳＣデータをシフトしながら同期引込み動作を
する。

先ず、ＡＯビットに着目し、シフトレジスタ２の出力を
フリップフロップ回路３に入力し、その出力を取り出し
、１２８パタ一ン比較回路５でＰＮ発生器４からのＰＮ
パターンと比較すると共に、“０”８個検出回路６で“
０”ビット８個の検出をする。

この時、もし同期がとれていれば、１２８パタ一ン比較
回路５の出力に同期している旨の出力信号が出る。

しかし、非同期の場合は、“０”８個検出回路６でＡＯ
，Ａｌ、Ａ２、・−Ａ７の順で８ビツトそれぞれの“Ｏ
”を検出する。

ＡＯ〜Ａ７の８個の“Ｏ”が検出されると、オア（ＯＲ
）回路７を介してシフトレジスタ２ヘシフト信号が入力
する。

次に、Ｂ７〜Ｂ１４ビットを検出し、“Ｏ”が８ビ・ノ
ド連続していれば、上記と同様にしてＣ１４〜Ｃ２１ビ
ツトの“Ｏ”検出に移る。

、続いて、Ｄ２１〜Ｄ２８ビットの″０″検出をし、さ
らにＥ２８〜Ｅ３５の″Ｏ″検出をする。

最後に、ＰＨ３６よりＰＮの固定パターンと比較する。

上記の動作において、最悪値は、ＡＯ−Ａ？では、ＩＳ
フレームのビット数が６で“０′ビツトの連続数が８、
ＤＳＣデータが１９２Ｋｂｐｓであるから、所要時間は
６　Ｘ　８／　１９２　Ｋ（ｓｅｅ）となる。

同様にして、８７〜Ｂ１４では６Ｘ８／１９２Ｋ（ｓｅ
ｃ）　、Ｃ１４〜Ｃ２１では６Ｘ８／１９２Ｋ（ｓｅｃ
）　、Ｄ２１〜Ｄ２８では６Ｘ８／１９２Ｋ（ｓｅｃ）
、Ｅ２８〜Ｅ、３５では６　Ｘ　８／　１９２　Ｋ（ｓ
ｅｃ）である。

また、ＰＮａ６よりの比較においては、ＰＮ固定パター
ンのスタートがＰＨ１０の場合、Ｆフレーム中のＳフレ
ーム数が１２８、Ｓフレームビット数が６、Ｆフレーム
検査回数が２であるから、１９２に同期引込み最悪時間は、となる。

この時間は、上記従来例の１／３の同期引込み時間とな
る。

一般的に説明すると、ＤＳＣデータ転送速度をＶｂｉｔ
／ｓｅｃ　ｓ　Ｐ　Ｎの段数をｎ段、ＩＳフレーム中の
ビット数をＮビットとした場合、第３図の従来例での同
期引込み最悪時間は、（２’　ｘ　Ｎ）　（Ｎ　＋　１）Ｔｓｙｎｃｗｏｒｓ　ｔ　＝　　　　　　　　（ｓｅｃ
）であり、木発■ の場合は、となる。

なお、上記実施例のものにおいては、第４図に示したよ
うなりＳＣフォーマットについて説明したが、本発明は
、このような例に限定されるものではなく、他のＤＳＣ
フォーマットのものについでも適用できるものである。

〔発明の効果〕

以上説明したように、本発明によれば、次のような効果
がある。

即ち、従来のフレーム同期回路に簡単な回路を付加する
だけで、同期引込み時間の短縮ができる。

これにより、多大な情報の欠損がなくなる。

５Ａ・・−ＰＮパターン比較回路６Ａ−・−ＰＮパターン段数＋１個の“０”検出回路７
−オア（ＯＲ）回路特許出願人　　　富士通株式会社代理人弁理士　　山　谷　晧　榮

【図面の簡単な説明】

第１図は本発明の原理ブロック図、第２図は本発明の一実施例におけるフレーム同期回路の
ブロック図、第３図は従来のフレーム同期回路のブロック図、第４図
は従来のデジタル制御線（Ｄ　Ｓ　Ｃ）のフォーマット
を示した図である。 ■−分周器　　　　　２−・−シフトレジスタ３−・−
フリップフロップ回路４−Ｐ　Ｎ発生器

Claims

【特許請求の範囲】

（１）デジタル制御線データを入力し、順次該データを
シフトして出力するシフトレジスタ（２）と、ＰＮパターンを発生するＰＮ発生器（４）と、ＰＮパタ
ーン比較回路（５Ａ）とから成り、デジタル制御線デー
タの同期引込みを行うフレーム同期回路に、上記データにおけるＰＮパターン段数＋１個のビット“
０”を検出するＰＮパターン段数＋１個の“０”検出回
路（６Ａ）を付加し、該回路（６Ａ）の出力で上記シフトレジスタ（２）のデ
ータをシフトすることにより、同期引込み時間を短縮で
きるようにしたことを特徴とする無線方式におけるデジ
タル制御線の同期時間短縮方式。