JPS63190440A

JPS63190440A - 回線誤り検出回路

Info

Publication number: JPS63190440A
Application number: JP2188187A
Authority: JP
Inventors: Koji Yoshimoto; 吉本　康二
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1987-02-03
Filing date: 1987-02-03
Publication date: 1988-08-08

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明はスタッフ同期多重装置に係り、特にスタッフ時
可変タイムスロットに挿入されているパリティチェック
ビットを用いて回線のエラーを検出する回線誤り検出回
路に関するものである。

〔従来の技術〕

従来、フレーム構成上余剰ビットがなく、パリティチェ
ックあるいはＣＲＣ（Ｃｙｃｔｉｃ　Ｒｓｄｕｎｄａｎ
ｅｙ（ｈ＠ｃｋ）などのチェックビットの適用が不可能
な場合には、フレームパルスの誤りを監視することＫよ
り、回線のビットエラーを検出していた。

〔発明が解決しようとする問題点〕

上述した従来のフレームパルスの誤シによる回線のビッ
トエラー検出では、フレーム構成においてｌフレーム中
のフレームパルス数が少い場合、回線のビットエラー検
出に要する時間が長くなるという問題点があった。

また、装置の保守運用において、通常ピントエラーパル
スは、規定の回線のエラーレートに換算されて、警報送
出あるいは表示される。そして、エラーレートへの換算
に要する時間はビットエラーの検出源となる対象ビット
が多ければ多いほど短くなる。フレーム構成において、
余剰ビットがなく、シかも１フレームに含まれるフレー
ムビットが少い場合、フレームパルスにより回線誤シを
検出する方式では、上記対象ビットが非常に少いため、
検出時間が長くなるという問題点があった。

〔問題点を解決するための手段〕

本発明の回線誤り検出回路は、スタッフ同期多重装置に
おいて、送信側でスタッフ時可変タイムスロットにパリ
ティチェックピントを挿入し、受信側ではスタッフ時可
変タイムスロットに挿入されているパリティチェックビ
ットを取り出してパリティチェックを行い、回線のエラ
ーを検出するようにしたものである。

〔作用〕

本発明においては、スタッフ同期多重において、スタッ
フ指定パルスがスタッフを指定しているときに可変タイ
ムスロットにパリティチェックビットを挿入して、回線
のエラーを検出する。

〔実施例〕

まず、実施例を説明する前に、本発明の原理について説
明する。

スタッフ同期多重は、非同期信号を多重化する方式とし
て小規模なハードウェアで実現できるため、多重化階梯
を設けて大容量ＰＣＭ伝送を行う場合、各階梯間を多重
化・分離する方式に粋て、スタッフ同期多重が採用され
ている。

そして、このスタッフ同期多重方式は低次群速度より少
し早い速度で多重化を行うもので、フレーム構成上可変
タイムスロットを設け、そのビットを有効にするか無効
にす不かによって高次群信号中での平均伝送速度を入力
低次群信号に一致させる。

上記可変タイムスロットの無効・有効の制御は、スタッ
フ指定パルスによシ行っておシ、無効指定時では可変タ
イムスロットに挿入されている情報は不必要となる。本
発明による回線誤り検出回路は、上記の不必要となった
可変タイムスロットを利用して、パリティチェックを転
送して、回線のエラーを検出するものである。

つぎに、本発明について図面を参照して説明する。

第３図は本発明の説明に供するＰＣＭ　２次群信号のフ
レーム構成を示す図で、現在、日本電信電話株式会社（
ＮＴＴ）において採用されているＰＣＭ１次群信号をＰ
ＣＭ　２次群信号にスタッフ同期多重する方式における
ＰＣＭ　２次群信号のフレーム構成である。

本発明の理解を容易にするため、まず、これについて説
明する。

この第３図に示すフレーム構成において、４本のＰＣＭ
１次群信号が多重化されており、図中（−）は最小単位
を示すＧユニットであり、ＩＧユニットは４ピツトで構
成され、４本のＰＣＭ１次群信号がビット多重により挿
入されている。（ｂ）はＧフレームを示し、１２個のＧ
ユニットと１個のＧパルスから構成されておりこのＧパ
ルスにはフレームパルスの他に各種制御信号が含まれる
。（、）はマルチフレームを示し、２４個のＧフレーム
からなる。

（ｄ）は（ｅ）以降の説明のためにＧパルス列を示しで
ある。そして、（ｅ）はＧパルスに含まれるフレームパ
ルスを示しておシ、８ビツトのフレーム同期用パルスＦ
と３ビットのマルチフレーム同期用パルスＭが含まれる
。（ｆ）はスタッフ指定パルスを示すもので１チヤネル
あたり３ビット割り当てられておシ、ＳｌはチャネルＩ
Ｋ、８２はチャネル２に、Ｓ３はチャネル３に、Ｓ４は
チャネル４にそれぞれ使用される。この各チャネルにお
いてスタッフ指定パルスは、スタッフ時１，１．１とな
、す、非スタッフ時０，０．０となる。スタッフ指定情
報は重要な情報であるため、上記のように３ビット使っ
て情報転送を行っておシ、回線におけるビットエラーに
対して耐性を持つ様冗長構成がとられている。そして、
回線を通して送られて来たスタッフ指定パルスは受信側
において多数決論理により、スタッフ指定情報が取り出
される。

（ｇ）はＧパルスに含まれる対局警報ピントを示す。

（ｈ）は可変タイム゛スロットを示し、チャネル１は第
６Ｇフレーム、第１Ｇユニツトの第１ビツトに対応し、
チャネル２は第１２Ｇフレーム、ＩｇｌＧ！ニットの第
２ビツトに対応し、チャネル３は第１８Ｇフレーム、第
１Ｇユニツトの第３ビツトに対応し、チャネル４は第２
４Ｇフレーム、ｇｌＧユニットの第４ビツトに対応する
。

そして、各々可変タイムスロットは、上記（ｆ）のスタ
ッフ指定パルスがスタッフ゛を指定しているとき無効と
なシ、非スタッフを指定しているとき有効となる。

さて、本発明は次のようにして実施される。

第１図および第２図は本発明による回線課シ検出回路を
適用したスタッフ同期多重装置の送信側および受信側を
示すブロック図である。

第１図において、１は多重化されるべき低次群信号のク
ロック入力端子を示し、２はデータ入力端子、３は高次
群信号データ出力端子を示す。

１１は書き込みカウンター（Ｗ　ＣＴＲ）で、クロック
入力端子１より供給されるクロックにより駆動され、送
信メモＩＪ　１４　（ＭｇＭ　Ｓ）の書き込みを制御す
る。１３は読み出しカウンター（ＲＣＴＲ）で、送信側
パルス発生回路１７（ＰＧＳ）より供給されるクロック
により駆動され、送信メモＩＪ　１４　（ＭＥＭ　Ｓ）
の読み出し側を制御する。１２は位相比較回路（ＰＨＣ
ＯＭＰ）で、書き込みカウンター１１　（Ｗ　ＣＴＲ）
と読み出しカウンター１３　（ＲＣＴＲ）の位相を比較
し、位相接近となったときスタッフ要求をスタッフ制御
回路１５　（ＳＴＵＦＦ　Ｃ０ＮＴ）に送出する。１６
は主発振回路（ＯＳＣ）で、その出力は送信パルス発生
回路１７　（ＰＧ　Ｓ）に供給され、この送信パルス発
生回路１７　（ｐｃ　ｓ）は送信側各部を制御する。

２０は多重化部（ＭＵＸ）で、４本の低次群信号を多重
化する。２１はフレーム構成回路（ＦＲＡＭＥ　）で、
多重化部２０　（ＭＵＸ）の出力信号にフレームノ（ル
ス。

スタッフ指定パルスなどの制御信号を付加して、フレー
ムを構成した後、高次群信号データ出力端子３に供給す
る。

１８と１９は本発明による回線誤り検出回路の送信側に
相当するもので、１８はパリティチェックビット発生回
路（ＰＣＧ）で、１９は選択回路（ＳａＬ）であり、こ
の選択回路１９　（ＳＥＬ、）はスタッフ制御回路１ｓ
　（ＳＴＵＦＦ　Ｃ０ＮＴ）により制御され、フレーム
構成上の可変タイムスロットのビットを選択制御するも
ので、スタッフ指定パルスが非スタッフ時送信メモリ１
４（ＭＥＭＳ）の出力を選択し、スタッフ時パリティチ
ェックビット発生回路１　Ｂ　（ＰＣＧ）において生成
されたパリティチェックピッドを選択する。

このように、送信側でスタッフ時可変タイムスロットに
パリティチェックビットを挿入するように構成されてい
る。

第２図において、４は高次群信号のクロック入力端子、
５は高次群信号のデータ入力端子を示し、６は低次群信
号のクロック出力端子、７は低次群信号のデータ出力端
子、８は誤シ出力端子を示す。

３１は受信パルス発生回路（ＰＧ　Ｒ）で、受信側の各
部を制御する。３２はフレーム同期検出回路（５ＹＮＣ
）で、受信パルス発生回路３１　（ＰＧ　Ｒ）を高次群
入力信号に一致させるためにフレーム同期を行う。３３
は分離部（ＤＭＵＸ　）で、高次群入力信号を４本の低
次群信号に分離する。３４はデスタッフ制御回路（ＤＳ
Ｔ［ＪＦＦ　Ｃ０ＮＴ）で、送信側より送られてきたス
タッフ指定パルスを監視してデスタッフ制御を行い、可
変タイムスロットのビットに挿入されている情報が、低
次群入力信号のデータ信号か、パリティチェックビット
かの判断をする。

３５は書き込みカウンター（Ｗ　ＣＴＲ）で、受信パル
ス発生回路３１　（ＰＧ　Ｒ）より供給されるクロック
によυ駆動され、受信メモリ３６　（ＭＥＭ　Ｒ）の書
き込みを制御する。そして、この受（Ｉメモリａ　６　
（ＭＥＭ　Ｒ）の出力は低次群信号のデータ出力端子７
に供給される。３７は読み出しカウンター（ＲＣＴＲ）
で、電圧制御発振回路３　Ｂ　（ＶＣＯ）によシ供給さ
れるクロックによシ駆動され、受信メモＩ７３６　（Ｍ
ＥＭ　Ｒ）の読み出し側を制御する。３９は位相比較回
路（ＰＨＣＯＭＰ）で、書き込みカウンタ３５（ＷＣＴ
Ｒ）と読与出しカウンタ３γ（ＲＣＴＲ）の位相差を検
出して、電圧制御発振回路３８　（ＶＣＯ）を制御する
。ここで、この電圧制御発振回路３８　（ｖｃｏ）は、
平滑なりロックをつくシ出すもので、位相比較回路３９
　（ＰＨＣＯＭＰ）によ多制御され、低次群信号のクロ
ック出力端子６にクロックを送出する。

４０と４１は本発明による回線風シ検出回路の受信側に
相当するもので、４０はパリティチェックビット発生回
路（ｐｃ　Ｇ）で、４１は比較回路（ＣＯＭＰ）であシ
、この比較回路４１　（ＣＯＭＰ）はデスタッフ制御回
路３４　（ＤＳＴＬＩＦＦ　Ｃ０ＮＴ）により制御すれ
、スタッフ指定パルスがスタッフ時のみ、可変タイムス
ロットに挿入されているノ（リテイチェックビットとパ
リティチェックビット発生回路４０　（ＰＣＧ）の出力
を比較して、回線のエラーを検出する。そして、この比
較回路４１　（ＣＯＭＰ）の出力は誤り出力端子８に送
出される。

このように、受信側ではスタッフ時可変タイムスロット
に挿入されているパリティチェックビットを取シ出して
パリティチェックを行い、回線のエラーを検出するよう
に構成されている。

〔発明の効果〕

以上説明したように、本発明は、スタッフ同期多重にお
いて、スタッフ指定パルスがスタッフを指定している時
に可変タイムスロットにパリティチェックビットを挿入
して、回線のエラーを検出するものであシ、チャネル単
位にチェックビットをつくり、スタッフ発生時に対向装
置に送出して、受信側でチャネル単位にパリティチェッ
クを行うので、ビットエラー検出源対象ビットを転送情
報そのものとすることが可能となシ、エラーレートへの
換算に要する時間を大幅に縮少することができ、また、
回線のビットエラー検出を短時間で行うことができる効
果がある。

【図面の簡単な説明】

第１図および第２図は本発明による回線誤り検出回路を
適用したスタッフ同期多重装置の送信側および受信側を
示すブロック図、第３図は本発明の説明に供するＰＣＭ
次群信号のフレーム構成を示す図である。１８・・・・パリティチェックビット発生回路、１９・
−・・選択回路、４０１１・・ψパリティチェックビッ
ト発生回路、４１・・拳・比較回路、（ｈ）−−−−可
変タイムスロット。

Claims

【特許請求の範囲】

スタッフ同期多重装置において、送信側でスタッフ時可
変タイムスロットにパリティチェックビットを挿入し、
受信側ではスタッフ時可変タイムスロットに挿入されて
いるパリティチェックビットを取り出してパリティチェ
ックを行い、回線のエラーを検出するようにしたことを
特徴とする回線誤り検出回路。