JPH0317257B2 - - Google Patents
Info
- Publication number
- JPH0317257B2 JPH0317257B2 JP59043525A JP4352584A JPH0317257B2 JP H0317257 B2 JPH0317257 B2 JP H0317257B2 JP 59043525 A JP59043525 A JP 59043525A JP 4352584 A JP4352584 A JP 4352584A JP H0317257 B2 JPH0317257 B2 JP H0317257B2
- Authority
- JP
- Japan
- Prior art keywords
- bit
- synchronization
- frame synchronization
- pattern
- bits
- Prior art date
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- Expired - Lifetime
Links
- 238000001514 detection method Methods 0.000 claims description 19
- 108010076504 Protein Sorting Signals Proteins 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 5
- 230000007704 transition Effects 0.000 description 4
- 238000012544 monitoring process Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/0602—Systems characterised by the synchronising information used
- H04J3/0605—Special codes used as synchronising signal
Description
【発明の詳細な説明】
(A) 発明の技術分野
本発明は、フレーム同期回路、特にｍビツトの
同期パターンをもつフレーム情報を複数フレーム
分監視し、同期パターンを検出したことによつ
て、フレーム同期を確立するフレーム同期回路に
おいて、ｍビツトの同期パターンの検出状態をメ
モリに格納することにより使用メモリ量の低減を
はかつたフレーム同期回路に関する。
同期パターンをもつフレーム情報を複数フレーム
分監視し、同期パターンを検出したことによつ
て、フレーム同期を確立するフレーム同期回路に
おいて、ｍビツトの同期パターンの検出状態をメ
モリに格納することにより使用メモリ量の低減を
はかつたフレーム同期回路に関する。
(B) 技術の背景と問題点
従来から、例えば第１図に示す如く、Ｎビツト
分を１フレーム１とし、いわば各フレームの先頭
にｍビツト分の集中同期パターン２を附加してデ
ジタル通信を行うことが知られている。このよう
な通信システムにおいてフレーム同期を確立する
に当つては、一般情報中にも上記ｍビツトのパタ
ーンにたまたま合致するパターンが包合されるお
それがある点を考慮し、第２図図示の如き構成が
採用されている。即ち、上記ｍビツト・パターン
２がＡ個連続して検出された場合にフレーム同期
を確立せしめるものとするとき、 Ｎ×（Ａ−１）＋ｍ 段のシフト・レジスタ３と、実質上Ｎ段分離れた
位置からｍビツト分ずつを抽出しかつ各ｍビツト
がすべて上記集中同期パターンと同じパターンで
あるか否かを検出するパターン検出回路４とをも
つようにする。そしてＡ個分に相当する集中同期
パターンがすべて検出されたときフレーム同期を
行うようにされる。
分を１フレーム１とし、いわば各フレームの先頭
にｍビツト分の集中同期パターン２を附加してデ
ジタル通信を行うことが知られている。このよう
な通信システムにおいてフレーム同期を確立する
に当つては、一般情報中にも上記ｍビツトのパタ
ーンにたまたま合致するパターンが包合されるお
それがある点を考慮し、第２図図示の如き構成が
採用されている。即ち、上記ｍビツト・パターン
２がＡ個連続して検出された場合にフレーム同期
を確立せしめるものとするとき、 Ｎ×（Ａ−１）＋ｍ 段のシフト・レジスタ３と、実質上Ｎ段分離れた
位置からｍビツト分ずつを抽出しかつ各ｍビツト
がすべて上記集中同期パターンと同じパターンで
あるか否かを検出するパターン検出回路４とをも
つようにする。そしてＡ個分に相当する集中同期
パターンがすべて検出されたときフレーム同期を
行うようにされる。
第２図図示従来構成の場合、例えばＮ＝100、
ｍ＝５、Ａ＝７とした場合には605ビツトの容量
のメモリが上記シフト・レジスタ３として必要と
なる。
ｍ＝５、Ａ＝７とした場合には605ビツトの容量
のメモリが上記シフト・レジスタ３として必要と
なる。
(C) 発明の目的と構成
本発明は、上記メモリの容量を低減することを
目的としており、上記同期パターンの検出回数状
態の如き情報を巡回せしめるようにして、上記容
量を低減するようにしたフレーム同期回路を提供
することを目的としている。そして、そのため、
本発明のフレーム同期回路は、Ｎ（但しＮは２以
上の正整数）ビツト中にｍ（但しｍは１以上の正
整数であつでＮより小さいもの）ビツトの同期パ
ターンをもつ信号系列を受信し、Ｎビツト周期で
現われるべき上記ｍビツトの同期パターンを検出
したことによつてフレーム同期を行うデジタル通
信システムにおいて、上記ｍビツトの同期パター
ンを検出するｍビツト・パターン検出回路と、Ｎ
ビツト周期の各位相毎に上記フレーム同期の保護
情報を記憶する１語log2A（但しＡは保護段数で
２以上の正整数）以上のビツトをもつＮ段シフ
ト・レジスタを構成するメモリと、当該メモリか
ら読出された１周期前のフレーム同期保護情報と
上記ｍビツト・パターン検出回路からの検出出力
とによつて上記メモリに新らたに書込むべきフレ
ーム同期保護情報を生成して上記メモリに対して
書込みを行う論理回路部とをもうけ、上記フレー
ム同期の保護処理を全位相行なうことを特徴とし
ている。以下図面を参照しつつ説明する。
目的としており、上記同期パターンの検出回数状
態の如き情報を巡回せしめるようにして、上記容
量を低減するようにしたフレーム同期回路を提供
することを目的としている。そして、そのため、
本発明のフレーム同期回路は、Ｎ（但しＮは２以
上の正整数）ビツト中にｍ（但しｍは１以上の正
整数であつでＮより小さいもの）ビツトの同期パ
ターンをもつ信号系列を受信し、Ｎビツト周期で
現われるべき上記ｍビツトの同期パターンを検出
したことによつてフレーム同期を行うデジタル通
信システムにおいて、上記ｍビツトの同期パター
ンを検出するｍビツト・パターン検出回路と、Ｎ
ビツト周期の各位相毎に上記フレーム同期の保護
情報を記憶する１語log2A（但しＡは保護段数で
２以上の正整数）以上のビツトをもつＮ段シフ
ト・レジスタを構成するメモリと、当該メモリか
ら読出された１周期前のフレーム同期保護情報と
上記ｍビツト・パターン検出回路からの検出出力
とによつて上記メモリに新らたに書込むべきフレ
ーム同期保護情報を生成して上記メモリに対して
書込みを行う論理回路部とをもうけ、上記フレー
ム同期の保護処理を全位相行なうことを特徴とし
ている。以下図面を参照しつつ説明する。
(D) 発明の実施例
第３図は本発明の一実施例構成を示し、第４図
は本発明の一実施例構成に示す論理回路部の動作
を説明する遷移図を示す。
は本発明の一実施例構成に示す論理回路部の動作
を説明する遷移図を示す。
第３図において、５は１ビツトｍ段シフト・レ
ジスタ、６はｍビツト集中同期パターン検出回路
であつて図示の場合には当該パターンが先頭から
「10100」なるパターンで与えられている場合に対
応するもの、７は論理回路部であつて第４図図示
の遷移図に対応するパターン検出回数情報を生成
するもの、８は３ビツト×100段シフト・レジス
タであつてメモリによつて構成されているものを
表わしている。なお、図示の場合、Ｎ＝100、Ａ
＝７、ｍ＝５に対応している。
ジスタ、６はｍビツト集中同期パターン検出回路
であつて図示の場合には当該パターンが先頭から
「10100」なるパターンで与えられている場合に対
応するもの、７は論理回路部であつて第４図図示
の遷移図に対応するパターン検出回数情報を生成
するもの、８は３ビツト×100段シフト・レジス
タであつてメモリによつて構成されているものを
表わしている。なお、図示の場合、Ｎ＝100、Ａ
＝７、ｍ＝５に対応している。
第１図に述べた如き情報がビツト・シリヤルに
伝送されてくるとき、シフト・レジスタ５上の５
ビツト分が同時にパターン検出回路６に供給さ
れ、パターン検出回路６は上述の「10100」なる
パターンが現われたとき論理「１」を出力する。
即ち、パターン検出回路６は、パターン「10100」
が存在するか否かを監視すると考えてよい。
伝送されてくるとき、シフト・レジスタ５上の５
ビツト分が同時にパターン検出回路６に供給さ
れ、パターン検出回路６は上述の「10100」なる
パターンが現われたとき論理「１」を出力する。
即ち、パターン検出回路６は、パターン「10100」
が存在するか否かを監視すると考えてよい。
シフト・レジスタ８は、入力される情報のクロ
ツクと同じクロツクにてシフトされており、ちよ
うどＮビツト前の位相位置に対応して当該位置に
格納しているパターン検出回数情報が論理回路部
７に戻されている。論理回路部７においては、第
４図図示遷移図に示す如く、１フレーム分前の上
記パターン検出回数情報の値がｐであつた場合
に、パターン検出回路６から論理「１」が与えら
れると、値（ｐ＋１）が生成されてシフト・レジ
スタ８に３ビツト１語の情報として書込まれる。
また１フレーム分前のパターン検出回数情報の値
がｐであつたが、パターン検出回路６から論理
「０」が与えられていると、値「０」が生成され
てシフト・レジスタ８に「000」として書込まれ
る。第４図図示の場合、パターン検出回数情報が
「111」となつた後に、更にパターン検出が続くと
「111」のままに保たれる。そして、言うまでもな
く、パターン検出回数情報が「111」となれば、
同期パターンが７個（Ａ＝７）検出されたことを
意味し、フレーム同期が確立される。
ツクと同じクロツクにてシフトされており、ちよ
うどＮビツト前の位相位置に対応して当該位置に
格納しているパターン検出回数情報が論理回路部
７に戻されている。論理回路部７においては、第
４図図示遷移図に示す如く、１フレーム分前の上
記パターン検出回数情報の値がｐであつた場合
に、パターン検出回路６から論理「１」が与えら
れると、値（ｐ＋１）が生成されてシフト・レジ
スタ８に３ビツト１語の情報として書込まれる。
また１フレーム分前のパターン検出回数情報の値
がｐであつたが、パターン検出回路６から論理
「０」が与えられていると、値「０」が生成され
てシフト・レジスタ８に「000」として書込まれ
る。第４図図示の場合、パターン検出回数情報が
「111」となつた後に、更にパターン検出が続くと
「111」のままに保たれる。そして、言うまでもな
く、パターン検出回数情報が「111」となれば、
同期パターンが７個（Ａ＝７）検出されたことを
意味し、フレーム同期が確立される。
第３図図示構成の場合、シフト・レジスタ８に
必要な容量は、 Ｎ×〔log2A〕 ビツトであり、シフト・レジスタ５として １×ｍ ビツトを必要とすることとなり、Ｎ＝100、ｍ＝
５、Ａ＝７とすると、305ビツトの容量をもつも
ので足りることとなる。
必要な容量は、 Ｎ×〔log2A〕 ビツトであり、シフト・レジスタ５として １×ｍ ビツトを必要とすることとなり、Ｎ＝100、ｍ＝
５、Ａ＝７とすると、305ビツトの容量をもつも
ので足りることとなる。
(E) 発明の効果
以上説明した如く、本発明によれば、同期の保
護情報を巡回せしめることによつて上記値Ａが大
である場合に特に優利なものとなる。
護情報を巡回せしめることによつて上記値Ａが大
である場合に特に優利なものとなる。
第１図は集中同期パターンをもつ情報を説明す
る説明図、第２図は従来のフレーム同期回路の一
例、第３図は本発明の一実施例構成、第４図は本
発明の一実施例構成に示す論理回路部の動作を説
明する遷移図を示す。 図中、１はフレーム、２は集中同期パターン、
６はｍビツト集中同期パターン検出回路、７は論
理回路部、８はシフト・レジスタに対応する動作
を行うメモリを表わす。
る説明図、第２図は従来のフレーム同期回路の一
例、第３図は本発明の一実施例構成、第４図は本
発明の一実施例構成に示す論理回路部の動作を説
明する遷移図を示す。 図中、１はフレーム、２は集中同期パターン、
６はｍビツト集中同期パターン検出回路、７は論
理回路部、８はシフト・レジスタに対応する動作
を行うメモリを表わす。
Claims (1)
- １ Ｎ（但しＮは２以上の正整数）ビツト中にｍ
（但しｍは１以上の正整数であつでＮより小さい
もの）ビツトの同期パターンをもつ信号系列を受
信し、Ｎビツト周期で現われるべき上記ｍビツト
の同期パターンを検出したことによつてフレーム
同期を行うデジタル通信システムにおいて、上記
ｍビツトの同期パターンを検出するｍビツト・パ
ターン検出回路と、Ｎビツト周期の各位相毎に上
記フレーム同期の保護情報を記憶する１語log2A
（但しＡは保護段数で２以上の正整数）以上のビ
ツトをもつＮ段シフト・レジスタを構成するメモ
リと、当該メモリから読出された１周期前のフレ
ーム同期保護情報と上記ｍビツト・パターン検出
回路からの検出出力とによつて上記メモリに新ら
たに書込むべきフレーム同期保護情報を生成して
上記メモリに対して書込みを行う論理回路部とを
もうけ、上記フレーム同期の保護処理を全位相行
なうことを特徴とするフレーム同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59043525A JPS60187149A (ja) | 1984-03-07 | 1984-03-07 | フレ−ム同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59043525A JPS60187149A (ja) | 1984-03-07 | 1984-03-07 | フレ−ム同期回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60187149A JPS60187149A (ja) | 1985-09-24 |
| JPH0317257B2 true JPH0317257B2 (ja) | 1991-03-07 |
Family
ID=12666156
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59043525A Granted JPS60187149A (ja) | 1984-03-07 | 1984-03-07 | フレ−ム同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60187149A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB8609499D0 (en) * | 1986-04-18 | 1986-05-21 | Gen Electric Co Plc | Digital transmission system |
-
1984
- 1984-03-07 JP JP59043525A patent/JPS60187149A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60187149A (ja) | 1985-09-24 |
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