JPH043592B2 - - Google Patents

Description

【発明の詳細な説明】

産業上の利用分野 本発明は、いわゆるコンパクトデイスクの製造
に用いられるデジタル信号の変調回路に関する。 背景技術とその問題点 いわゆるコンパクトデイスクにおいては、８ビ
ツトのデータを14ビツトに変換し、この14ビツト
のデータの間に３ビツトのマージングビツトを設
けると共に、これらの14ビツトのデータ及び３ビ
ツトのマージングビツトの交互の連なりの中で
“０”のビツトの連続する数が２以上10以下とな
るように変調が行われている。ここでマージング
ビツトは、変調された信号の任意の周波数成分を
抑圧する等の目的で設けられるものである。 ところでこのような変調は一種の論理演算であ
つて、従来よりそのためのフローチヤートが提案
されている。ところが例えばマイクロコンピユー
タを用いて、そのようなフローチヤートに従つて
演算を行うと、演算時間が極めて多く必要にな
り、いわゆるリアルタイムでの処理が行えなくな
つてしまう。 発明の目的 本発明はこのような点にかんがみ、簡単な構成
でリアルタイムでの処理が行えるようにするもの
である。 発明の概要 本発明は、ｍビツトのデータをこのｍビツトよ
り大きいｎビツトのデータに変換し、このｎビツ
トのデータの間にｐビツトのマージングビツトを
挿入すると共にこれらのｎビツトのデータ及びｐ
ビツトのマージングビツトの交互の連なりの中で
“０”のビツトの連続する数が所定のｄ個以上及
びこのｄより大きいｋ個以下となるようにする変
調回路において、上記ｍビツトのデータをｎビツ
トのデータに変換する際に、変換されたｎビツト
のデータの先端の“０”の数と終端の“０”の数
を同時に出力し、上記マージングビツトを挿入す
る際に、隣接する前の上記ｎビツトのデータの先
端の“０”の数及び後の上記ｎビツトのデータの
終端の“０”の数より上記マージングビツトを挿
入した後の上記“０”のビツトの連続する数が所
定のｄ以上ｋ以下とならないマージングビツトの
組み合せをあらかじめ削除し、この残りのマージ
ングビツトの組み合せより上記挿入されるマージ
ングビツトを選択するようにした変調回路であつ
て、これによれば簡単な構成でリアルタイムの処
理が行えるものである。 実施例 第１図において、CIRCエンコーダ（図示せず）
からの８ビツト並列のデータ信号が入力端子１に
供給されると共に、4.3218MHzのシステムクロツ
ク信号Sc及び7.35kHzのフレームシンク信号Sfが
それぞれ端子２，３に供給される。ここでシステ
ムクロツク信号Sc、フレームシンク信号Sf及び
データ信号の関係は第２図に示すようになつてい
る。図においてＡはシステムクロツク信号Sc、
Ｂはフレームシンク信号Sfを示す。そしてこのフ
レームシンク信号Sfの間にＣに示すようにCIRC
エンコードされた音声信号による８ビツト並列の
データ信号が32個形成されると共に、Ｄに示すよ
うに同じく８ビツト並列のサブコード信号と呼ば
れる制御信号等による信号が形成される。このデ
ータ信号及びサブコード信号がセレクタ（図示せ
ず）等で所定のタイミングで選択されて端子１に
供給される。 この端子１からの信号がリードオンメモリ１１
のアドレスに供給されて所定のテーブルに従つた
８→14ビツト変換が行われる。この14ビツトに変
換された信号がレジスタ１２，１３，１４に順次
転送される。 またシステムクロツク信号Sc及びフレームシ
ンク信号Sfがシステム制御回路１５に供給され
て、各部の回路の動作が制御される。そして例え
ばフレームシンク信号Sfに関連してデータ信号中
のシンクパターンが形成される。ここでデータ信
号中のシンクパターンは、 100000000001000000000010 の24ビツトで構成されるが、上述のレジスタ１２
〜１４が14ビツトに対応しているので、 10000000000100 の14ビツトのパターンに置き換えて扱い、出力段
で24ビツトパターンに修復するようにされる。こ
の14ビツトのパターンがシステム制御回路１５か
らの信号によつてリードオンリーメモリ１６で形
成され、レジスタ１２〜１４に供給される。また
上述のサブコード信号においても、98フレームご
とに、 S₀＝00100000000001 S₁＝00000000010010 の特定のパターンが挿入されるので、これらの信
号もリードオンリーメモリ１６で形成するように
される。 これらの信号がレジスタ１２〜１４で順次転送
されることにより、レジスタ１３には一つ前のデ
ータ、レジスタ１４には二つ前のデータが保持さ
れる。 さらにリードオンリーメモリ１１，１６におい
て、形成される14ビツトの先端の“０”の数及び
終端の“０”の数はデータ信号によつて一義的に
定まる。そこでこれらの数値がデータ信号と同時
に形成される。ここで先端及び終端の“０”の数
は、上述のテーブルにおいて９個以下に定められ
ているので、これらの数値は４ビツトで表わされ
る。なおシンクパターンにおいて14ビツトの置換
データの終端の“０”の数は２個であるが、24ビ
ツトのパターンでは１個なので、この場合の終端
の“０”の数は（0001）にされる。これらの４ビ
ツトづつの信号もレジスタ１２〜１４にてデータ
信号と同様に転送される。 このレジスタ１２の先端の“０”の数を示す数
値F₁と、レジスタ１３の終端の“０”の数を示
す数値B₂とが３ビツトのマージングビツトを形
成するリードオンリーメモリ１７，１８のアドレ
スに供給される。 ここでマージングビツトとしては、上述の連続
する“０”の数を２以上とする規則を満足する必
要がある。そこでリードオンリーメモリ１７，１
８において （000）、（001）、（010）、（100） の４通りの出力が考えられる。また前後のデータ
信号の間に挿入された状態で連続する“０”の数
を２以上10以下にする必要から、上述の数値F₁
及びB₂をアドレスとして、規則を満足しない組
み合わせを除いたマージングビツトを形成するこ
とができる。さらにマージングビツトが挿入され
た状態で、上述の24ビツトのシンクパターンと一
致しないようにする必要がある。すなわち前後の
データ信号のパターンが次に示す11通りのいずれ
かであつた場合に、それぞれのマージングビツト
の×印を附した組み合せは使用できない。なおマ
ージングビツトは数値F₁、B₂で選ばれた全ての
場合を示してある。また表中、左→右の時間経過
とする。

【表】 ここで、はそれぞれ前後に本物のシンクパ
ターンがあつた場合、また〜〓のかつこ内は前
のマージングビツトである。このことから二つ
前、一つ前、現在のデータ及び一つ前のマージン
グビツトによつてこれらの11通りの場合を検出す
ることができる。 そこで例えばリードオンリーメモリ１７におい
ては、数値F₁、B₂に対して全てのマージングビ
ツトが出力されると共に、リードオンリーメモリ
１８においては上述の11通りの場合における数値
F₁、B₂に対してそれぞれ×印を附した組み合せ
を除いたマージングビツトが出力される。さらに
レジスタ１２〜１４のデータ信号と後述するレジ
スタ４２の一つ前のマージングビツトが検出回路
１９に供給されて上述の11通りの場合が検出さ
れ、この検出信号によつて通常時にはリードオン
リーメモリ１７を選択し、上述の11通りの場合に
リードオンリーメモリ１８を選択するようにされ
る。 このようにして規則上問題となる組合せを除い
たマージングビツトが形成される。ここで形成さ
れるマージングビツトは最大４通り存在する。そ
こで以下にこれらのマージングビツトの内から任
意の周波数成分、例えばDC成分を抑圧するのに
最適な組み合せを選択する場合について説明す
る。 図において、リードオンリーメモリ１７，１８
からのマージングビツトがセレクタ２０に供給さ
れる。またシステム制御回路１５から０〜３の数
値が順次セレクタ２１に供給され、当初セレクタ
２１はシステム制御回路１５側に切換られてこの
数値がセレクタ２０に供給される。これによつて
例えばシステム制御回路１５からの数値が０のと
きは左端の端子に供給されるマージングビツトが
取り出される。 このマージングビツトがリードオンリーメモリ
２２のアドレスに供給されてこのマージングビツ
トを構成するデジタル信号のデジタルサムバリユ
ーと極性の信号が形成される。またレジスタ１２
のデータ信号がリードオンリーメモリ２３のアド
レスに供給されてこのデータ信号を構成するデジ
タル信号のデジタルサムバリユーと極性の信号が
形成される。このデータ信号及びマージングビツ
トのデジタルサムバリユーと極性を示す信号がそ
れぞれデジタルサムバリユーレジスタ２４，２
５、極性レジスタ２６，２７に供給される。 このレジスタ２４，２５からの信号が加減算回
路２８の一方の入力Ａに供給される。また累積デ
ジタルサムバリユーレジスタ２９からの信号が加
減算回路２８の他方の入力Ｂに供給される。さら
にレジスタ２６，２７からの信号と累積極性レジ
スタ３０からの信号とが組み合せ論理回路３１に
供給され、この論理回路３１の出力にて加減算回
路２８の加減算の制御が行われる。 この加減算回路２８の出力信号がレジスタ３
２，３３に供給されると共に、絶対値回路３４を
通じてレジスタ３５，３６に供給される。さらに
レジスタ３６の出力信号が加減算回路２８の入力
Ａに供給されると共に、レジスタ３２，３３，３
５の出力信号が入力Ｂ及び累積レジスタ２９に供
給される。 さらに論理回路３１からの信号がセレクタ３７
に供給される。また極性レジスタ３８からの信号
がセレクタ３７に供給され、このセレクタ３７が
加減算回路２８からの信号によつて制御され、こ
のセレクタ３７からの信号がレジスタ３８に供給
される。さらにレジスタ３８からの信号がレジス
タ３０に供給される。 またシステム制御回路１５からのセレクタ２１
に供給される数値が、セレクタ３９に供給され
る。またインジーケータ４０からの数値がセレク
タ３９に供給され、このセレクタ３９が加減算回
路２８からの信号によつて制御され、このセレク
タ３９からの信号がインジケータ４０に供給され
る。さらにインジケータ４０からの信号がセレク
タ２１に供給される。 そしてこれらの回路が、システム制御回路１５
からの信号によつて制御されて、最適のマージン
グビツトの選択が行われる。 ところでこの回路において、データ信号（14ビ
ツト）とマージングビツト（３ビツト）の１組の
信号を直列に出力するには、14＋３＝17クロツク
期間が必要であり、従つて上述のデータを全て並
列で処理する場合には、第３図に示すようにＡ〜
Ｒの17タイムスロツトを用いることができる。す
なわちタイミング０〜16で処理を行い、次のタイ
ミング０で新たな14ビツトのパターンが入力され
ればよい。 そこでまずタイミング０でレジスタ１２に任意
の14ビツトのデータがセツトされる。そして期間
Ａにリードオンリーメモリ１７，１８，２０，２
３がアクセスされ、さらにセレクタ２０で選択さ
れた１番目のマージングビツトによつてリードオ
ンリーメモリ２２がアクセスされる。 次にタイミング１で、リードオンリーメモリ２
２，２３からのデータ信号及び１番目のマージン
グビツトのデジタルサムバリユー、極性がレジス
タ２４〜２７にセツトされる。そして期間Ｂにレ
ジスタ２５，２９の出力が選択され、加減算回路
２８に供給されると共に、論理回路３１にてレジ
スタ３０の極性がそのまま取り出されて加減算回
路２８に供給され、極性が負（“０”）のときは加
算（Ａ＋Ｂ）、正（“１”）のときは減算（Ｂ−Ａ）
の演算が行われる。 この結果がタイミング２でレジスタ３２にセツ
トされると共に、この値の絶対値がレジスタ３５
にセツトされる。そして期間Ｃに、レジスタ３
２，２４の出力が選択され、加減算回路２８に供
給されると共に、論理回路３１にてレジスタ３
０，２７の出力のエクスクルーシブオアが取り出
され、この極性にて加減算回路２８が制御され
る。 この結果及び絶対値タイミング３でレジスタ３
２，３５にセツトされ、同時に論理回路３１にて
上述のエクスクルーシブオア出力とさらにレジス
タ２６の内容とのエクスクルーシブオアが取り出
されてレジスタ３８にセツトされると共に、イン
ジケータ４０に０がセツトされる。 またこの期間Ｃにセレクタ２０の選択が２番目
のマージングビツトに移され、リードオンリーメ
モリ２２の出力がタイミング３でレジスタ２５，
２６にセツトされる。そして期間Ｄに、レジスタ
２５，２９の出力が加減算回路２８にセツトさ
れ、演算がレジスタ３０の極性に応じて行われ
る。 この結果及び絶対値がタイミング４でレジスタ
３３，３６にセツトされる。そして期間Ｅにレジ
スタ３３，２４の出力が加減算回路２８にセツト
され、演算がレジスタ３０，２６のエクスクルー
シブオアの極性に応じて行われる。 この結果及び絶対値がタイミング５でレジスタ
３３，３６にセツトされる。そして期間Ｆに、レ
ジスタ３５，３６の出力が加減算回路２８にセツ
トされ、（Ｂ−Ａ）の演算が行われる。 そしてタイミング６にて、上述の演算結果が正
のときは、レジスタ３２の内容の絶対値がレジス
タ３３の内容の絶対値より大きいことになるの
で、レジスタ３３の内容がレジスタ３２に移さ
れ、同時にレジスタ３８にレジスタ３０，２６の
エクスクルーシブオアとさらにレジスタ２７の内
容とのエクスクルーシブオアがセツトされ、イン
ジケータ４０に１がセツトされる。また上述の演
算結果が負のときは、レジスタ３２の内容はその
ままとし、レジスタ３８、インジケータ４０には
それぞれ自己の値が繰り返しセツトされる。 またこの期間Ｆにセレクタ２０の選択が３番目
のマージングビツトに移されリードオンリーメモ
リ２２の出力がタイミング６でレジスタ２５，２
６にセツトされる。 以下同様に３番目のマージングビツトに対する
演算が、期間Ｇ〜Ｉで行われ、タイミング９でイ
ンジケータ４０に結果がセツトされる。 さらに４番目のマージングビツトがタイミング
９でセツトされ、これに対する演算が期間Ｊ〜Ｌ
で行われ、タイミング12でインジケータ４０に結
果がセツトされる。 そして期間Ｍに、セレクタ２１がインジケータ
４０側に切換られ、このインジケータ４０の内容
によつてセレクタ２０が切換られ、タイミング13
で選択された最適のマージングビツトがレジスタ
４１に供給される。またこのときレジスタ３２，
３８の内容はそれぞれ上述の最適のマージングビ
ツトに対応した累積デジタルサムバリユー及び極
性になつているので、これらがレジスタ２９，３
０にセツトされる。 さらにレジスタ４１の内容が次のタイミング０
でレジスタ４２に移され、このレジスタ４２の３
ビツトのマージングビツトとレジスタ１３の14ビ
ツトのデータ信号が結合されて、17ビツトの信号
が並直列変換用のシフトレジスタ４３に供給され
る。このシフトレジスタ４３がシステムクロツク
信号Scに従つて読み出され、エクスクルーシブ
オア回路４４にてフレームシンクパターンの修復
が行われた後、フリツプフロツプ４５を通じて出
力端子４６に取り出される。 従つてこの回路において、期間Ａ〜Ｍの13タイ
ムスロツトで演算が行われ、17タイムスロツトの
期間に充分に演算を完了させることができ、リア
ルタイムの変調処理を行うことができる。 すなわち上述の回路において、リードオンリー
メモリ１７，１８にてあらかじめ不適当なマージ
ングビツトを排除しているので、演算過程におい
てそのような点を考慮する必要がなく、これによ
つて演算時間を短縮することができる。 さらに以下に他の例について説明する。 ところで上述の例においては、累積のデジタル
サムバリユーの絶対値が小さくなるようにマージ
ングビツトの選定を行つたが、このようにすると
信号のDC成分が抑圧され、信号の周波数特性は
第４図に示すようになる。ところがこの場合に、
信号の中域成分が低減されていると例えばトラツ
キングサーボの引き込み範囲が狭くなる。そこで
例えば第５図に示すような周波数特性となるよう
にマージングビツトを定めることが考えられる。 その場合には、信号の変化の波形を見るために
前後の複数の点を観測する必要があり、例えば第
６図に示すようにt₀以前の３点とt₀以後の２点を
観測する場合に、t₀以後のデータはそれぞれ４通
りのマージングビツトの可能性に対して16通りの
演算を行えばよい。 そして第７図はそのためのフローチヤートを示
し、それぞれのブロツクで図中に示した処理が行
われると共に、ブロツク〔100〕でデジタルのフ
イルタリングとマージングビツトの選択が行われ
て、データ信号n₁とマージングビツトn₂が出力さ
れる。 さらに第８図は対応する演算回路のブロツク図
であつて、図中１０２は入力端子、１０４は先端
及び終端の“０”の数を出力するリードオンリー
メモリ、１０６はクロツク入力端子、１０８，１
１０，１１２，１１４，１１６はレジスタ、１１
８はビツト数変換用のリードオンリーメモリ、１
２０はシステム制御回路、１２２はデジタルサム
バリユー及び極性を出力するリードオンリーメモ
リ、１２４はマージングビツトを出力するリード
オンリーメモリ、１２６はデジタルサムバリユー
及び極性を出力するリードオンリーメモリ、１２
８はセレクタ、１３０は加減算及びメモリ回路、
１３２はデジタルフイルタ及びマージングビツト
決定回路、１３４は並直列変換用シフトレジス
タ、１３６は出力端子である。 この回路において、レジスタ１０８……１１６
の内容から演算によつてマージングビツトが選択
される。 そしてこの例においても、リードオンリーメモ
リ１２４にて、不要なマージングビツトの組み合
せが事前に排除されていることにより、演算時間
を極めて短縮することができる。 発明の効果 本発明によれば簡単な構成でリアルタイムの処
理を行うことができた。

【図面の簡単な説明】

第１図は本発明の一例の構成図、第２図、第３
図はその説明のための図、第４図〜第８図は他の
例の説明のための図である。 １は入力端子、１１，１６〜１８はリードオン
リーメモリ、１２〜１４はレジスタ、１５はシス
テム制御回路、１９は検出回路、２０はセレクタ
である。

Claims (1)

【特許請求の範囲】
1. １ ｍビツトのデータをこのｍビツトより大きい
   ｎビツトのデータに変換し、このｎビツトのデー
   タの間にｐビツトのマージングビツトを挿入する
   と共に、これらのｎビツトのデータ及びｐビツト
   のマージングビツトの交互の連なりの中で“０”
   のビツトの連続する数が所定のｄ個以上及びこの
   ｄより大きいｋ個以下となるようにする変調回路
   において、上記ｍビツトのデータをｎビツトのデ
   ータに変換する際に、変換されたｎビツトのデー
   タの先端の“０”の数と終端の“０”の数を同時
   に出力し、上記マージングビツトを挿入する際
   に、隣接する前の上記ｎビツトのデータの先端の
   “０”の数及び後の上記ｎビツトのデータの終端
   の“０”の数より上記マージングビツトを挿入し
   た後の上記“０”のビツトの連続する数が所定の
   ｄ以上ｋ以下とならないマージングビツトの組み
   合せをあらかじめ削除し、この残りのマージング
   ビツトの組み合せより上記挿入されるマージング
   ビツトを選択するようにした変調回路。