JPS5957549A - 変調回路 - Google Patents
変調回路Info
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- JPS5957549A JPS5957549A JP16799582A JP16799582A JPS5957549A JP S5957549 A JPS5957549 A JP S5957549A JP 16799582 A JP16799582 A JP 16799582A JP 16799582 A JP16799582 A JP 16799582A JP S5957549 A JPS5957549 A JP S5957549A
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- JP
- Japan
- Prior art keywords
- bit
- bits
- merging
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- signal
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/14—Digital recording or reproducing using self-clocking codes
- G11B20/1403—Digital recording or reproducing using self-clocking codes characterised by the use of two levels
- G11B20/1423—Code representation depending on subsequent bits, e.g. delay modulation, double density code, Miller code
- G11B20/1426—Code representation depending on subsequent bits, e.g. delay modulation, double density code, Miller code conversion to or from block codes or representations thereof
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/14—Digital recording or reproducing using self-clocking codes
- G11B20/1403—Digital recording or reproducing using self-clocking codes characterised by the use of two levels
- G11B20/1423—Code representation depending on subsequent bits, e.g. delay modulation, double density code, Miller code
- G11B20/1426—Code representation depending on subsequent bits, e.g. delay modulation, double density code, Miller code conversion to or from block codes or representations thereof
- G11B2020/1473—Code representation depending on subsequent bits, e.g. delay modulation, double density code, Miller code conversion to or from block codes or representations thereof modulation code without any merging bits
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- Engineering & Computer Science (AREA)
- Signal Processing (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
- Dc Digital Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、いわゆるコンパクトディスクの製造に用いら
れるデジタル信号の変調回路に関する。
れるデジタル信号の変調回路に関する。
背景技術とその問題点
いわゆるコンパクトディスクにおいては、８ビツトのデ
ータを１４ビツトに変換し、この１４ビツトのデータの
間に３ビツトのマージングビットを設けると共に、これ
らの１４ビツトのデータ及び３ビツトのマージングビッ
トの交互の連々りの中で′０”のビットの連続する数が
２以上１０以下となるように変調が行われている。ここ
でマージングビットは、変調された信号の任意の周波数
成分を抑圧する等の目的で設けられるものである。
ータを１４ビツトに変換し、この１４ビツトのデータの
間に３ビツトのマージングビットを設けると共に、これ
らの１４ビツトのデータ及び３ビツトのマージングビッ
トの交互の連々りの中で′０”のビットの連続する数が
２以上１０以下となるように変調が行われている。ここ
でマージングビットは、変調された信号の任意の周波数
成分を抑圧する等の目的で設けられるものである。
ところでこのような変調は一種の論理演算であって、従
来よりそのだめのフローチャートが提案されている。と
ころが例えばマイクロコンピュータを用いて、そのよう
なフローチャートに従って演算を行うと、演算時間が極
めて多く心壁になり、いわゆるリアルタイムでの処理が
行えなくなってしまう。
来よりそのだめのフローチャートが提案されている。と
ころが例えばマイクロコンピュータを用いて、そのよう
なフローチャートに従って演算を行うと、演算時間が極
めて多く心壁になり、いわゆるリアルタイムでの処理が
行えなくなってしまう。
発明の目的
本発明はこのような点にがんがみ、簡単な構成でリアル
タイムでの処理が行えるようにするものである。
タイムでの処理が行えるようにするものである。
発明の概要
本発明は、ｍビットのデータをこのｍビットよシ大きい
ｎビットのデータに変換し、このｎビットのデータの間
にｐビットのマージングビットを挿入すると共にこれら
のｎビットのデータ及びｐビットのマージングビットの
交互の連なりの中でｔｏ Ｏｎのビットの連続する数が
所定のｄ個以上及びとのｄよυ大きいに個以下となるよ
うにする変調回路において、上記ｍビットのデータをｎ
ビットのデータに変換する際に、変換されたｎビットの
データの先端のＩｔ ０７１の数と終端の°゛ｏ＃の数
を同時に出力し、上記マージングビットを挿入する際に
、隣接する前の上記ｎビットのデータの先端の°′０″
の数及び後の上記ｎビットのデータの終端のｔｔ ＯＩ
Ｉの数より上記マージングビットを挿入した後の上記ａ
ｔ Ｏｐ＋のビットの連続する数が所定のｄ以上に以下
とならカいマージングビットの組み合せをあらかじめ削
除し、この残りのマージングビットの組み合せより上記
挿入されるマージングビットを選択するようにした変調
回路であって、これによれば簡単か構成でリアルタイム
の処理が行えるものである。
ｎビットのデータに変換し、このｎビットのデータの間
にｐビットのマージングビットを挿入すると共にこれら
のｎビットのデータ及びｐビットのマージングビットの
交互の連なりの中でｔｏ Ｏｎのビットの連続する数が
所定のｄ個以上及びとのｄよυ大きいに個以下となるよ
うにする変調回路において、上記ｍビットのデータをｎ
ビットのデータに変換する際に、変換されたｎビットの
データの先端のＩｔ ０７１の数と終端の°゛ｏ＃の数
を同時に出力し、上記マージングビットを挿入する際に
、隣接する前の上記ｎビットのデータの先端の°′０″
の数及び後の上記ｎビットのデータの終端のｔｔ ＯＩ
Ｉの数より上記マージングビットを挿入した後の上記ａ
ｔ Ｏｐ＋のビットの連続する数が所定のｄ以上に以下
とならカいマージングビットの組み合せをあらかじめ削
除し、この残りのマージングビットの組み合せより上記
挿入されるマージングビットを選択するようにした変調
回路であって、これによれば簡単か構成でリアルタイム
の処理が行えるものである。
実施例
第１図において、ＣＩＲＣエンコーダ（図示せず）から
の８ビット並列のデータ信号が入力端子（１）に供給さ
れると共に、４．３２１８ＭＨｚのシステムクロック信
号３ｃ及び７．３５ ｋＩ（ｚのフレームシンク信号Ｓ
ｆカそれぞれ端子（２） 、 （３）に供給される。こ
こでシステムクロック（ｇ号ｓｃ、フレームシンク信号
Ｓｆ及びデータ信号の関係は第２図に示すようになって
いる。図においてＡはシステムクロック信号Ｓ（！％Ｂ
はフレームシンク信号Ｓｆを示す。そしてこのフレーム
シンク信号Ｓｆの間にＣに示すようにＣＩＲＣエンコー
ドされた音声信号による８ビット並列のデータ信号が３
２個形成されると共に、Ｄに示すように同じく８ビット
並列のサブコード信号と呼ばれる制御信号等による信号
が形成される。このデータ信号及びザブコード信号がセ
レクタ（図示せず）等でバｒ冗のタイミングで選択され
て端子（１）に供給される。
の８ビット並列のデータ信号が入力端子（１）に供給さ
れると共に、４．３２１８ＭＨｚのシステムクロック信
号３ｃ及び７．３５ ｋＩ（ｚのフレームシンク信号Ｓ
ｆカそれぞれ端子（２） 、 （３）に供給される。こ
こでシステムクロック（ｇ号ｓｃ、フレームシンク信号
Ｓｆ及びデータ信号の関係は第２図に示すようになって
いる。図においてＡはシステムクロック信号Ｓ（！％Ｂ
はフレームシンク信号Ｓｆを示す。そしてこのフレーム
シンク信号Ｓｆの間にＣに示すようにＣＩＲＣエンコー
ドされた音声信号による８ビット並列のデータ信号が３
２個形成されると共に、Ｄに示すように同じく８ビット
並列のサブコード信号と呼ばれる制御信号等による信号
が形成される。このデータ信号及びザブコード信号がセ
レクタ（図示せず）等でバｒ冗のタイミングで選択され
て端子（１）に供給される。
との端子（１）からの信号がリードオンリーメモリ０１
）のアドレスに供給されて所定のテーブルに従った８→
１４ビツト変換が行われる。この１４ビツトに変換され
た信号がレジスタ０埴、α１．θ→に順次転送される。
）のアドレスに供給されて所定のテーブルに従った８→
１４ビツト変換が行われる。この１４ビツトに変換され
た信号がレジスタ０埴、α１．θ→に順次転送される。
またシステムクロック信号Ｓｃ及びフレームシンク信号
Ｓｆがシステム制御回路←→に供給されて、各部の回路
の動作が制御される。そして例えばフレームシンク信号
Ｓｆに関連してデータ信号中のシンク／９ターンが形成
される。ここでデータ信号中のシンクツやターンは、 １００００００００００１００００００００００１０の
Ｕビットで構成されるが、上述のレジスタ０２〜α→が
１４ビツトに対応しているので、１０００００００００
０１００ の１４ビツトのノｅターンに置き換えて扱い、出力段で
消ピットノやターンに修復するようにされる。この１４
ビツトの／（’ターンがシステム制御回路０→からの信
号によってリードオンリーメモＩ） （ｌで形成され、
レジスタ０埴〜０４に供給される。また上述のサブコー
ド信号においても、９８フレームごとに、５ｏ＝００１
００００００００００１ Ｓ、＋ ＝ ０００００００００１００１０の特定のパ
ターンが挿入されるので、これらの信号もリードオンリ
ーメモリ００で形成するようにされる。
Ｓｆがシステム制御回路←→に供給されて、各部の回路
の動作が制御される。そして例えばフレームシンク信号
Ｓｆに関連してデータ信号中のシンク／９ターンが形成
される。ここでデータ信号中のシンクツやターンは、 １００００００００００１００００００００００１０の
Ｕビットで構成されるが、上述のレジスタ０２〜α→が
１４ビツトに対応しているので、１０００００００００
０１００ の１４ビツトのノｅターンに置き換えて扱い、出力段で
消ピットノやターンに修復するようにされる。この１４
ビツトの／（’ターンがシステム制御回路０→からの信
号によってリードオンリーメモＩ） （ｌで形成され、
レジスタ０埴〜０４に供給される。また上述のサブコー
ド信号においても、９８フレームごとに、５ｏ＝００１
００００００００００１ Ｓ、＋ ＝ ０００００００００１００１０の特定のパ
ターンが挿入されるので、これらの信号もリードオンリ
ーメモリ００で形成するようにされる。
これらの信号がレジスタ０埴〜α→で順次転送されるこ
とにより、レジスタａ１には一つ前のデータ、レジスタ
α→には二つ前のデータが保持される。
とにより、レジスタａ１には一つ前のデータ、レジスタ
α→には二つ前のデータが保持される。
さらにリードオンリーメモリ（１１） 、 Ｈにおいて
、形成される１４ビツトの先端のパ０”の数及び終端の
ＩＩ Ｏ＃ｊの数はデータ信号によって一義的に足凍る
。
、形成される１４ビツトの先端のパ０”の数及び終端の
ＩＩ Ｏ＃ｊの数はデータ信号によって一義的に足凍る
。
そこでこれらの数値がデータ信号と同時に形成される。
ここで先端及び終端の“°０″の数は、上述のテーブル
において９個以下に定めらｔでいるので、これらの数値
は４ビツトで表わされる。なおシンクパターンにおいて
１４ビツトの置換データの終端の”０″の数は２個であ
るが、Ｕビットのパターンでは１個なので、この場合の
終端の′ｔ ＯｐｐＯ数は（０００１）にされる。これ
らの４ビツトづつの信号もレジスタθカ〜０４にてデー
タ信号と同様に転送される。
において９個以下に定めらｔでいるので、これらの数値
は４ビツトで表わされる。なおシンクパターンにおいて
１４ビツトの置換データの終端の”０″の数は２個であ
るが、Ｕビットのパターンでは１個なので、この場合の
終端の′ｔ ＯｐｐＯ数は（０００１）にされる。これ
らの４ビツトづつの信号もレジスタθカ〜０４にてデー
タ信号と同様に転送される。
このレジスタ０のの先端の°゛０”の数を示す数値Ｆ＋
と、レジスタ０１の終端のａｔ ＯＩＩの数を示す数値
Ｂ２とが３ビツトのマージングビットを形成するリード
オンリーメモリα乃、０杓のアドレスに供給される。
と、レジスタ０１の終端のａｔ ＯＩＩの数を示す数値
Ｂ２とが３ビツトのマージングビットを形成するリード
オンリーメモリα乃、０杓のアドレスに供給される。
ここでマージングビットとしては、上述の連続するｔｏ
Ｏｐ＋の数を２以上とする規則を満足する必要がある
。そこでリードオンリーメモリ０の、◇→において （０００）、（００１）、（０１０）、（１００）の４
通シの出力が考えられる。また前後のデータ信号の間に
挿入された状態で連続する′０”の数を２以上１０以下
にする必要から、上述の数値Ｆｌ及びＢ２をアドレスと
して、規則を満足しない組み合わせを除いたマージング
ビットを形成することができる。さらにマージングビッ
トが挿入された状態で、上述のＵビットのシンクパター
ンと一致しないようにする必要がある。すなわち前後の
データ信号のパターンが次に示す１１通シのいずれかで
あった場合に、それぞれのマージングビットのＸ印を附
した組み合せは使用できない。なおマージングビットは
数値Ｆｌ ＋ Ｂ２で選ばれた全ての場合を示しである
。また表中、左→右の時間経過とする。
Ｏｐ＋の数を２以上とする規則を満足する必要がある
。そこでリードオンリーメモリ０の、◇→において （０００）、（００１）、（０１０）、（１００）の４
通シの出力が考えられる。また前後のデータ信号の間に
挿入された状態で連続する′０”の数を２以上１０以下
にする必要から、上述の数値Ｆｌ及びＢ２をアドレスと
して、規則を満足しない組み合わせを除いたマージング
ビットを形成することができる。さらにマージングビッ
トが挿入された状態で、上述のＵビットのシンクパター
ンと一致しないようにする必要がある。すなわち前後の
データ信号のパターンが次に示す１１通シのいずれかで
あった場合に、それぞれのマージングビットのＸ印を附
した組み合せは使用できない。なおマージングビットは
数値Ｆｌ ＋ Ｂ２で選ばれた全ての場合を示しである
。また表中、左→右の時間経過とする。
■・・・１０００００００％１００００００００００１
００００００００００１０ｘｏｏｊ ■ｘｏｏｏｏｏｏｏｏｏｏ１ｏｏｏｏｏｏｏｏｏｏ１ｏ
Ｈ氷ｊｏ０００００１・・・ｉｏ １ ｏ： ｏｏ１ｉ ■・・・００１ｏｏｏｏｏｏｏ：〉く：ｘｏｏｏｏｏｏ
ｏｏｏｏ１００ｔｏｏｉ ■ｘｏｏｏｏｏｏｏｏｏｏ１ｏｏ：〉く：ｏｏｏｏｏｌ
ｏｏ・・・・・・ｏｏｚｉ ｏｘｏｉ ｉｔｏｏ） ■−００１ｏｏｏｏｏｏＨ横Ｈｏ １００００００００
００１０１ｏｏｉ ：ｏｘｏｊ ■０１００００００００００１０：Ｘ：００００００１
０ｏ・曲・ｉｏ １ ｏｉ ｏｏｘｉ ■００１００００００００００１ｉ欠：ｏｏｏｏｏｏｏ
ｉｏｏ ・・・・・・）ｏｏｘｉ ■・・・００１（０００）０００００００１０００００
０：’ｌｐ鰐９０１００・・・・・・１ｏｏｉ ｉｏｌｏ（ ■・・・００１０（０００）００００００１０００００
０（ＩＩ鴎：１０・・・・・・：１ｏｏ”。
００００００００００１０ｘｏｏｊ ■ｘｏｏｏｏｏｏｏｏｏｏ１ｏｏｏｏｏｏｏｏｏｏ１ｏ
Ｈ氷ｊｏ０００００１・・・ｉｏ １ ｏ： ｏｏ１ｉ ■・・・００１ｏｏｏｏｏｏｏ：〉く：ｘｏｏｏｏｏｏ
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０ｏ・曲・ｉｏ １ ｏｉ ｏｏｘｉ ■００１００００００００００１ｉ欠：ｏｏｏｏｏｏｏ
ｉｏｏ ・・・・・・）ｏｏｘｉ ■・・・００１（０００）０００００００１０００００
０：’ｌｐ鰐９０１００・・・・・・１ｏｏｉ ｉｏｌｏ（ ■・・・００１０（０００）００００００１０００００
０（ＩＩ鴎：１０・・・・・・：１ｏｏ”。
［相］・・・００（１００）００００００００１０００
００ｉン≦：００１・・・・・・１ｔｏｏ！ ｏｔｏｉ ｏｏ１ｉ ■・・・００１００（０００）０００００１０００００
０００４似煕００・・・・・・：１ｏＯ１ ｉｏ １ｏｉ ここで■、■はそれぞれ前後に本物のシンクツ４ターン
があった場合、また■〜＠のかっこ内は前のマージング
ビットである。このことから二つ前、一つ前、現在のデ
ータ及び一つ前のマージングビットによってこれらの１
１通シの場合を検出することができる。
００ｉン≦：００１・・・・・・１ｔｏｏ！ ｏｔｏｉ ｏｏ１ｉ ■・・・００１００（０００）０００００１０００００
０００４似煕００・・・・・・：１ｏＯ１ ｉｏ １ｏｉ ここで■、■はそれぞれ前後に本物のシンクツ４ターン
があった場合、また■〜＠のかっこ内は前のマージング
ビットである。このことから二つ前、一つ前、現在のデ
ータ及び一つ前のマージングビットによってこれらの１
１通シの場合を検出することができる。
そこで例えばリードオンリーメモリα乃においては、数
値Ｆ１＋ Ｂ２に対して全てのマージングビットが出力
されると共に、リードオンリーメモリα→においては上
述の１１通りの場合における数値Ｆ１＋Ｂ２に対してそ
れぞれＸ印を附した組み合せを除いたマージングビット
が出方される。さらにレジスタα２〜０４のデータ信号
と後述するレジスタ０■の一つ前のマージングビットと
が検出回路αつに供給されて上述の１１通りの場合が検
出され、この検出信号によって通常時にはリードオンリ
ーメモリ０ηを選択し、上述の１１通９の場合にリード
オンリーメモリ０→を選択するようにされる。
値Ｆ１＋ Ｂ２に対して全てのマージングビットが出力
されると共に、リードオンリーメモリα→においては上
述の１１通りの場合における数値Ｆ１＋Ｂ２に対してそ
れぞれＸ印を附した組み合せを除いたマージングビット
が出方される。さらにレジスタα２〜０４のデータ信号
と後述するレジスタ０■の一つ前のマージングビットと
が検出回路αつに供給されて上述の１１通りの場合が検
出され、この検出信号によって通常時にはリードオンリ
ーメモリ０ηを選択し、上述の１１通９の場合にリード
オンリーメモリ０→を選択するようにされる。
このようにして規則上問題となる組合せを除いたマージ
ングビットが形成される。ここで形成さレルマーソング
ビットは最大４通シ存在する。そこで以下にこれらのマ
ージングビットの内から任意の周波数成分、例えばＤＣ
成分を抑圧するのに最適な組み合せを選択する場合につ
いて説明する。
ングビットが形成される。ここで形成さレルマーソング
ビットは最大４通シ存在する。そこで以下にこれらのマ
ージングビットの内から任意の周波数成分、例えばＤＣ
成分を抑圧するのに最適な組み合せを選択する場合につ
いて説明する。
図において、リードオンリーメモリ（１″Ｉ）、α匂か
らのマージングビットがセレクタ圀に供給される。
らのマージングビットがセレクタ圀に供給される。
またシステム制御回路（１→からＯ〜３の数値が順次セ
レクタＱ■に供給され、尚初セレクタＱ］）はシステム
制御回路α→側に切換られてこの数値がセレクタ翰に供
給される。これによって例えばシステム制御回路０→か
らの数値が００ときは左端の端子に供給されるマージン
グビットが取り出される。
レクタＱ■に供給され、尚初セレクタＱ］）はシステム
制御回路α→側に切換られてこの数値がセレクタ翰に供
給される。これによって例えばシステム制御回路０→か
らの数値が００ときは左端の端子に供給されるマージン
グビットが取り出される。
このマージングビットがリードオンリーメモリ（イ）の
アドレスに供給されてこのマージングビットを構成する
デジタル信号のデジタルサムバリューと極性の信号が形
成される。またレジスタ（６）のデータ信号がリードオ
ンリーメモリ（ハ）のアドレスに供給されてこのデータ
信号を構成するデジタル信号のデジタルサムバリューと
極性の信号が形成される。このデータ信号及びマー・ソ
ングビットのデジタルサム・々リューと極性を示す信号
がそれぞれデジタルサムバリューレジスタ（財）、（ハ
）、極性レジスタ（ハ）、＠に供給される。
アドレスに供給されてこのマージングビットを構成する
デジタル信号のデジタルサムバリューと極性の信号が形
成される。またレジスタ（６）のデータ信号がリードオ
ンリーメモリ（ハ）のアドレスに供給されてこのデータ
信号を構成するデジタル信号のデジタルサムバリューと
極性の信号が形成される。このデータ信号及びマー・ソ
ングビットのデジタルサム・々リューと極性を示す信号
がそれぞれデジタルサムバリューレジスタ（財）、（ハ
）、極性レジスタ（ハ）、＠に供給される。
このレジスタに−４＋ 、（ハ）からの信号が加減算回
路（ハ）の一方の入力Ａに供給される。また累積デジタ
ルサムバリューレジスタ（ハ）からの信号が加減算回路
（ハ）の他方の入力Ｂに供給される。さらにレジスタに
９ 、 （２７１からの信号と累積極性レジスタｃ３＠
からの信号とが組み合せ論理回路０ｔｌに供給され、こ
の論理回路ＯＤの出力にて加減算回路（ハ）の加減算の
制御が行われる。
路（ハ）の一方の入力Ａに供給される。また累積デジタ
ルサムバリューレジスタ（ハ）からの信号が加減算回路
（ハ）の他方の入力Ｂに供給される。さらにレジスタに
９ 、 （２７１からの信号と累積極性レジスタｃ３＠
からの信号とが組み合せ論理回路０ｔｌに供給され、こ
の論理回路ＯＤの出力にて加減算回路（ハ）の加減算の
制御が行われる。
この加減算回路（ハ）の出力信号がレジスタＩ３２ 、
Ｑ：Ｊに供給されると共に、絶対値回路Ｇ→を通じて
レジスタｏｉ 、 ｏ＊に供給される。さらにレジスタ
００の出力信号が加減算回路（ハ）の入力Ａに供給され
ると共に、レジスタｆ′３＊ 、 ｈ：＋ 、 ｏ＊の
出力信号が入力Ｂ及び累積レジスタ（ハ）に供給される
。
Ｑ：Ｊに供給されると共に、絶対値回路Ｇ→を通じて
レジスタｏｉ 、 ｏ＊に供給される。さらにレジスタ
００の出力信号が加減算回路（ハ）の入力Ａに供給され
ると共に、レジスタｆ′３＊ 、 ｈ：＋ 、 ｏ＊の
出力信号が入力Ｂ及び累積レジスタ（ハ）に供給される
。
さらに論理回路０心からの信号がセレクタ０乃に供給さ
れる。また極性レジスタ０→からの信号がセレクタ０窃
カに供給され、このセレクタ０乃が加減算回路（ハ）か
らの信号によって制御され、このセレクタ０乃からの信
号がレジスタＱＱに供給される。さらにレジスタ０８か
らの信号がレジスタ（ト）に供給される。
れる。また極性レジスタ０→からの信号がセレクタ０窃
カに供給され、このセレクタ０乃が加減算回路（ハ）か
らの信号によって制御され、このセレクタ０乃からの信
号がレジスタＱＱに供給される。さらにレジスタ０８か
らの信号がレジスタ（ト）に供給される。
またシステム制御回路（１→からのセレクタ（ハ）に供
給される数値が、セレクタ（ト）に供給される。またイ
ンジケータ（４０からの数値がセレクタ０窃に供給され
、とのセレクタ０場が加減算回路（ハ）からの信号によ
って制御され、このセレクタ０９からの信号がインジケ
ータ（Ｌ４０に供給される。さらにインジケータθ１か
らの信号がセレクタ０３）に供給される。
給される数値が、セレクタ（ト）に供給される。またイ
ンジケータ（４０からの数値がセレクタ０窃に供給され
、とのセレクタ０場が加減算回路（ハ）からの信号によ
って制御され、このセレクタ０９からの信号がインジケ
ータ（Ｌ４０に供給される。さらにインジケータθ１か
らの信号がセレクタ０３）に供給される。
そしてこれらの回路が、システム制御回路０Ｑからの信
号によって制御されて、最適のマージングビットの選択
が行われる。
号によって制御されて、最適のマージングビットの選択
が行われる。
ところでこの回路において、データ信号（１４ビツト）
とマージングビット（３ビツト）の１組の信号を直列に
出力するには、１４＋３＝１７クロツク期間が必扱であ
シ、従って上述のデータを全て並列で処理する場合には
、第３図に示すようにＡ〜Ｒの１７タイムスロツトを用
いることができる。すなわちタイミング０〜１６で処理
を行い、次のタイミング０で新たな１４ビツトの・やタ
ーンが入力されればよい。
とマージングビット（３ビツト）の１組の信号を直列に
出力するには、１４＋３＝１７クロツク期間が必扱であ
シ、従って上述のデータを全て並列で処理する場合には
、第３図に示すようにＡ〜Ｒの１７タイムスロツトを用
いることができる。すなわちタイミング０〜１６で処理
を行い、次のタイミング０で新たな１４ビツトの・やタ
ーンが入力されればよい。
そこでまずタイミング０でレジスタ０のに任意の１４ピ
ントのデータがセットされる。そして期間Ａにリードオ
ンリーメモリ助、θ枠、翰、（ハ）がアクセスされ、さ
らにセレクタ（イ）で選択された１番目のマージングビ
ットによってリードオンリーメモリＱ→がアクセスされ
る。
ントのデータがセットされる。そして期間Ａにリードオ
ンリーメモリ助、θ枠、翰、（ハ）がアクセスされ、さ
らにセレクタ（イ）で選択された１番目のマージングビ
ットによってリードオンリーメモリＱ→がアクセスされ
る。
次にタイミング１で、リードオンリーメモリに）。
（ハ）カラのデータ信号及び１番目のマージングビット
のデジタルサムバリュー、極性がし・ゾスタ（ハ）〜（
イ）にセットされる。そして期間Ｂにレジスタい９゜（
ハ）の出力が選択され、加減算回路□□□に供給される
と共に、論理回路０］ｌにてレジスタ００）の極性がそ
のまま取シ出されて加減算回路（ハ）に供給され、極性
が負（”０” ）のときは加算（Ａ十Ｂ）、正（”１”
）のときは減錯−（Ｂ−Ａ）の演算が行われる。
のデジタルサムバリュー、極性がし・ゾスタ（ハ）〜（
イ）にセットされる。そして期間Ｂにレジスタい９゜（
ハ）の出力が選択され、加減算回路□□□に供給される
と共に、論理回路０］ｌにてレジスタ００）の極性がそ
のまま取シ出されて加減算回路（ハ）に供給され、極性
が負（”０” ）のときは加算（Ａ十Ｂ）、正（”１”
）のときは減錯−（Ｂ−Ａ）の演算が行われる。
この結果がタイミング２でレジスタ０■にセットされる
と共に、との値の絶対値がレジスタ（ハ）にセットされ
る。そして期間Ｃに、レジスタ０り、シ→の出力が選択
され、加減算回路（ハ）に供給されると共に、論理回路
ＱＪ）にてレジスタ（ト）、（イ）の出力のエクスクル
ーシブオアが取り出され、この極性にて加この結果及び
絶対値がタイミング３でレジスタ０２ 、０＊にセット
され、同時に論理回路ｃ３１）にて上述のエクスクル−
シブオア出力とさらにレジスタ（ハ）の内容とのエクス
クルーシブオアが取り出されてレジスタ０→にセットさ
れると共に、インジケータθ０）にＯがセットされる。
と共に、との値の絶対値がレジスタ（ハ）にセットされ
る。そして期間Ｃに、レジスタ０り、シ→の出力が選択
され、加減算回路（ハ）に供給されると共に、論理回路
ＱＪ）にてレジスタ（ト）、（イ）の出力のエクスクル
ーシブオアが取り出され、この極性にて加この結果及び
絶対値がタイミング３でレジスタ０２ 、０＊にセット
され、同時に論理回路ｃ３１）にて上述のエクスクル−
シブオア出力とさらにレジスタ（ハ）の内容とのエクス
クルーシブオアが取り出されてレジスタ０→にセットさ
れると共に、インジケータθ０）にＯがセットされる。
またこの期間Ｃにセレクタ（イ）の選択が２番目のマー
ジングビットに移され、リードオンリーメモリ（イ）の
出力がタイミング３でレジスタ＠、（ハ）にセットされ
る。そして期間りに、レジスタ（ハ）、（ハ）の出力が
加減算回路（ハ）にセットされ、演算がレジスタ００の
極性に応じて行われる。
ジングビットに移され、リードオンリーメモリ（イ）の
出力がタイミング３でレジスタ＠、（ハ）にセットされ
る。そして期間りに、レジスタ（ハ）、（ハ）の出力が
加減算回路（ハ）にセットされ、演算がレジスタ００の
極性に応じて行われる。
この結果及び絶対値がタイミング４でレジスタ６）、Ｇ
→にセットされる。そして期間Ｅにレジスタ（至）、Ｑ
Φの出力が加減算回路（ハ）にセットされ、演算がレジ
スタ（イ）、（イ）のエクスクル−シブオアの極性に応
じて行われる。
→にセットされる。そして期間Ｅにレジスタ（至）、Ｑ
Φの出力が加減算回路（ハ）にセットされ、演算がレジ
スタ（イ）、（イ）のエクスクル−シブオアの極性に応
じて行われる。
この結果及び絶対値がタイミング５でレジスタＯｅ、０
→にセットされる。そして期間Ｆに、レジメタＧ″！ｊ
、 Ｏ＊の出力が加減、算回路（ハ）にセットされ、（
Ｂ−Ａ）の演算が行われる。
→にセットされる。そして期間Ｆに、レジメタＧ″！ｊ
、 Ｏ＊の出力が加減、算回路（ハ）にセットされ、（
Ｂ−Ａ）の演算が行われる。
そしてタイミング６にて、上述の演算結果が正のときは
、レジスタ０りの内容の絶対値がレジスタ０９の内容の
絶対値より大きいことになるので、レジスタ（ｌの内容
がレジスタ０のに移され、同時にレジスタ０８にレジス
タ０（力、（ハ）のエクスクル−シブオアとさらにレジ
スタ（ハ）の内容とのエクスクル−シブオアがセットさ
れ、インジケータ００に１がセットされる。また上述の
演算結果が負のときは、レジスタ０うの内容はそのまま
とし、レジスタ（ハ）、イン・ジケータθ１にはそれぞ
れ自己の値が繰υ返しセットされる。
、レジスタ０りの内容の絶対値がレジスタ０９の内容の
絶対値より大きいことになるので、レジスタ（ｌの内容
がレジスタ０のに移され、同時にレジスタ０８にレジス
タ０（力、（ハ）のエクスクル−シブオアとさらにレジ
スタ（ハ）の内容とのエクスクル−シブオアがセットさ
れ、インジケータ００に１がセットされる。また上述の
演算結果が負のときは、レジスタ０うの内容はそのまま
とし、レジスタ（ハ）、イン・ジケータθ１にはそれぞ
れ自己の値が繰υ返しセットされる。
またこの期間Ｆにセレクタ（４）の選択が３番目の−ｒ
−−）ングビットに移されリードオンリーメモリに）
の出力がタイミング６でし・ゾスタ（ハ）、ＱＱにセッ
トされる。
−−）ングビットに移されリードオンリーメモリに）
の出力がタイミング６でし・ゾスタ（ハ）、ＱＱにセッ
トされる。
以下同様に３番目のマージングビットに対する演算が、
期間Ｇ−Ｉで行われ、タイミング９でインジケータθ０
に結果がセットされる。
期間Ｇ−Ｉで行われ、タイミング９でインジケータθ０
に結果がセットされる。
さらに４番目のマージングビットがタイミング９でセッ
トされ、これに対する演算が期間Ｊ−Ｌで行われ、タイ
ミング１２でインジケータθｄに結果がセットされる。
トされ、これに対する演算が期間Ｊ−Ｌで行われ、タイ
ミング１２でインジケータθｄに結果がセットされる。
そして期間Ｍに、セレクタＨがインジケータθ（Ｉ）側
に切換られ、このインジケータ（４０）の内容によって
セレクタ（１）が切換られ、タイミング１３で選択され
た最適のマージングビットがレジスタ（４１）に供給さ
れる。寸だこのときレジスタＧ■、０８の内容はそれぞ
れ上述の最適のマージングビットに対応した累積デジタ
ルサムバリュー及び極性になっているので、これらがレ
ジスタ（ハ）、（ト）にセットされる。
に切換られ、このインジケータ（４０）の内容によって
セレクタ（１）が切換られ、タイミング１３で選択され
た最適のマージングビットがレジスタ（４１）に供給さ
れる。寸だこのときレジスタＧ■、０８の内容はそれぞ
れ上述の最適のマージングビットに対応した累積デジタ
ルサムバリュー及び極性になっているので、これらがレ
ジスタ（ハ）、（ト）にセットされる。
さらにレジスタ（４１）の内容が次のタイミングＯでレ
ジスタ０→に移され、このレジスタ０埠の３ビツトのマ
ージングビットとレジスタ０１０１４ビツトのデータ信
号が結合されて、１７ビツトの信号が並直列変換用のシ
フトレジスタ０埠に供給される。このシフトレジスタθ
３）がシステムクロック信号ＳＣに従って読み出され、
エクスクル−シブオア回路０→にてフレームシンク／Ｊ
ターンの修復が行われた後、フリッグフロツノ（４９を
通じて出力端子（４→に取シ出される。
ジスタ０→に移され、このレジスタ０埠の３ビツトのマ
ージングビットとレジスタ０１０１４ビツトのデータ信
号が結合されて、１７ビツトの信号が並直列変換用のシ
フトレジスタ０埠に供給される。このシフトレジスタθ
３）がシステムクロック信号ＳＣに従って読み出され、
エクスクル−シブオア回路０→にてフレームシンク／Ｊ
ターンの修復が行われた後、フリッグフロツノ（４９を
通じて出力端子（４→に取シ出される。
従ってこの回路において、期間Ａ−Ｍの１３タイムスロ
ツトで演算が行われ、１７タイムスロツトの期間に充分
に演算を完了させることができ、リアルタイムの変調処
理を行うことができる。
ツトで演算が行われ、１７タイムスロツトの期間に充分
に演算を完了させることができ、リアルタイムの変調処
理を行うことができる。
すなわち上述の回路において、リードオンリーメモリＯ
η、０ユにてあらかじめ不適当なマージングビットを排
除しているので、演算過程においてそのような点を考慮
する必要がなく、これによって演算時間を短縮すること
ができる。
η、０ユにてあらかじめ不適当なマージングビットを排
除しているので、演算過程においてそのような点を考慮
する必要がなく、これによって演算時間を短縮すること
ができる。
さらに以下に他の例について説明する。
ところで上述の例においては、累積のデジタルサムバリ
ューの絶対値が小さくなるようにマージングビットの選
定合釘ったが、このようにすると信号のＤＣ成分が抑圧
され、信号の周波数特性は第４図に示すようになる。と
ころがこの場合に、信号の中域成分が低減されていると
例えばトラッキングザーポの引き込み範囲が狭くなる。
ューの絶対値が小さくなるようにマージングビットの選
定合釘ったが、このようにすると信号のＤＣ成分が抑圧
され、信号の周波数特性は第４図に示すようになる。と
ころがこの場合に、信号の中域成分が低減されていると
例えばトラッキングザーポの引き込み範囲が狭くなる。
そこで例えば第５図に示すような周波数特性となるよう
にマージングビットを定めることが考えられる。
にマージングビットを定めることが考えられる。
その場合には、信号の変化の波形を見るために前後の複
数の点を観測する必要があり、例えば第６図に示すよう
にｔｏ以前の３点とｔｏ以後の２点を観測する場合に、
ｔｏ以後のデータはそれぞれ４通９のマークンダビット
の可能性に対して１６通りの演算を行えばよい。
数の点を観測する必要があり、例えば第６図に示すよう
にｔｏ以前の３点とｔｏ以後の２点を観測する場合に、
ｔｏ以後のデータはそれぞれ４通９のマークンダビット
の可能性に対して１６通りの演算を行えばよい。
そして第７図はそのだめのフローチャートを示し２、そ
れぞれのブロックで図中に示した処理が行われると共に
、ブロック（１００，：ｌでデノタルのフィルタリング
とマージングビットの選択が行われて、データ信号ｎ１
とマージングビツ）ｎ２が出力される。
れぞれのブロックで図中に示した処理が行われると共に
、ブロック（１００，：ｌでデノタルのフィルタリング
とマージングビットの選択が行われて、データ信号ｎ１
とマージングビツ）ｎ２が出力される。
さらに第８図は対応する演算回路のブロック図であって
、図中（１０２）は入力端子、（１０４）は先端及び終
☆７１．１のｔｔ Ｏｙ＋の数を出力するリードオンリ
ーメモリ、（１０６）はクロック入力端子、（１０８）
、（１１０）。
、図中（１０２）は入力端子、（１０４）は先端及び終
☆７１．１のｔｔ Ｏｙ＋の数を出力するリードオンリ
ーメモリ、（１０６）はクロック入力端子、（１０８）
、（１１０）。
（１１２） 、 （１１４） 、 （１１６）はレジス
タ、（１１８）はビット数変換用のリードオンリーメモ
リ、（１２０）はシステム制御回路、（１２２）ｌｌ″
ｌ：デジタルサノ、バリュー及び極性を出力するリード
オンリーメモリ、（１２４）はマージングビットを出力
するリードオンリーメモリ、（１２６）はデジタルサム
バリュー及び極性を出力するリードオンリーメモリ、（
１２８）はセレクタ、（１３０）は加減算及びメモリ回
路、（１３２）はデジタルフィルタ及びマージングビッ
ト決定回路、（１３’４ ）は並直列変換用シフトレジ
スフ、（１３６）は出力端子である。
タ、（１１８）はビット数変換用のリードオンリーメモ
リ、（１２０）はシステム制御回路、（１２２）ｌｌ″
ｌ：デジタルサノ、バリュー及び極性を出力するリード
オンリーメモリ、（１２４）はマージングビットを出力
するリードオンリーメモリ、（１２６）はデジタルサム
バリュー及び極性を出力するリードオンリーメモリ、（
１２８）はセレクタ、（１３０）は加減算及びメモリ回
路、（１３２）はデジタルフィルタ及びマージングビッ
ト決定回路、（１３’４ ）は並直列変換用シフトレジ
スフ、（１３６）は出力端子である。
この回路において、レジスタ（１０８）・・・・・・（
１１６）の内容から演算によってマージングビットが選
択される。
１１６）の内容から演算によってマージングビットが選
択される。
そしてこの例においても、リードオンリーメモリ（１２
４）にて、不要なマージングビットの組み合せが事前に
排除されていることにより、演算時間を極めて短縮する
ことができる。
４）にて、不要なマージングビットの組み合せが事前に
排除されていることにより、演算時間を極めて短縮する
ことができる。
発明の効果
本発明によれば簡単な構成でリアルタイムの処理を行う
ことができた。
ことができた。
第１図は本発明の一例の構成図、第２図、第３図はその
説明のための図、第４図〜第８図は他の例の説明のだめ
の図である。 （１）は入力端子、θη、 （１０〜０→はリードオン
リーメモリ、０→〜ｌ１１４はレジスタ、α→はシステ
ム制御回路、αつは検出回路、（イ）はセレクタである
。
説明のための図、第４図〜第８図は他の例の説明のだめ
の図である。 （１）は入力端子、θη、 （１０〜０→はリードオン
リーメモリ、０→〜ｌ１１４はレジスタ、α→はシステ
ム制御回路、αつは検出回路、（イ）はセレクタである
。
Claims (1)
- ｍビットのデータをこのｍビットよす大きいｎビットの
データに変換し、このｎビットのデータの間にｐビット
のマージングビットを挿入すると共に、これらのｎビッ
トのデータ及びｐビットのマージングビットの交互の連
なシの中で０”のビットの連続する数が所定の６個以上
及びとのｄより大きいに個以下と々るようにする変調回
路において、上記ｍビットのデータをｎビットのデータ
に変換する際に、変換されたｎビットのデータの先端の
０″の数と終端のパ０″′の数を同時に出力し、上記マ
ージングビットを挿入する際に、隣接する前の上記ｎビ
ットのデータの先端の′０″の数及び後の上記ｎビット
のデータの終端のＯ″の数よシ上記マージングビットを
挿入した後の上記ａｔ Ｏｎのビットの連続する数が所
定のｄ以上に以下とならないマージングビットの組み合
せをあらかじめ削除し、この残シのマージングビットの
組ミ合せよシ上記挿入されるマージングビットを選択す
るようにした変調回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16799582A JPS5957549A (ja) | 1982-09-27 | 1982-09-27 | 変調回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16799582A JPS5957549A (ja) | 1982-09-27 | 1982-09-27 | 変調回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5957549A true JPS5957549A (ja) | 1984-04-03 |
| JPH043592B2 JPH043592B2 (ja) | 1992-01-23 |
Family
ID=15859843
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16799582A Granted JPS5957549A (ja) | 1982-09-27 | 1982-09-27 | 変調回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5957549A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60202832A (ja) * | 1984-03-26 | 1985-10-14 | Agency Of Ind Science & Technol | クワドリシクレン誘導体の異性化方法 |
| JPS61227430A (ja) * | 1985-04-01 | 1986-10-09 | Matsushita Electric Ind Co Ltd | 符号変換装置 |
| JPS62281523A (ja) * | 1986-05-29 | 1987-12-07 | Matsushita Electric Ind Co Ltd | 変調回路 |
| JPS62283719A (ja) * | 1986-05-31 | 1987-12-09 | Nec Home Electronics Ltd | Ｅｆｍ変調器 |
| JPH03145333A (ja) * | 1989-10-31 | 1991-06-20 | Sony Corp | ディジタル変調回路及び復調回路 |
-
1982
- 1982-09-27 JP JP16799582A patent/JPS5957549A/ja active Granted
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60202832A (ja) * | 1984-03-26 | 1985-10-14 | Agency Of Ind Science & Technol | クワドリシクレン誘導体の異性化方法 |
| JPS61227430A (ja) * | 1985-04-01 | 1986-10-09 | Matsushita Electric Ind Co Ltd | 符号変換装置 |
| JPS62281523A (ja) * | 1986-05-29 | 1987-12-07 | Matsushita Electric Ind Co Ltd | 変調回路 |
| JPS62283719A (ja) * | 1986-05-31 | 1987-12-09 | Nec Home Electronics Ltd | Ｅｆｍ変調器 |
| JPH03145333A (ja) * | 1989-10-31 | 1991-06-20 | Sony Corp | ディジタル変調回路及び復調回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH043592B2 (ja) | 1992-01-23 |
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