JP2850024B2 - 文字認識装置における画像メモリ入力装置 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、画像メモリ入力装置、特に文字認識装置に
おいて、イメージセンサで読取られた白黒２値のシリア
ルデータがデータ転送の都合により座標データに変換さ
れたその座標データ（アドレス情報）を受け、上記のシ
リアルデータ対応のパラレルデータに変換した形で画像
メモリに格納するようにした文字認識装置における画像
メモリ入力装置に関するものである。

〔従来の技術〕

イメージセンサで読取られた白黒２値のシリアルビッ
トデータが座標データに変換され、その座標データを受
けて画像メモリに格納する従来の画像メモリ入力装置
は、第６図の構成のものが用いられていた。すなわち、 黒の始点アドレス（座標データ）がロードされる黒始
点アドレスレジスタ32及び白の始点アドレス（座標デー
タ）がロードされる白始点アドレスレジスタ33には、例
えば第４図に示された＃１の黒の始点及び白の始点の各
アドレス3,5がそれぞれロードされる。なお第４図に示
された＃1,＃2,＃3,……の黒の始点アドレス及び白の始
点アドレスの各値は、イメージセンサで１ライン分読取
られた第３図図示の白から黒（斜線部分）及び黒から白
へ変化する変化点を座標（アドレス）で表わしたもので
ある。

比較器34は黒始点アドレスレジスタ32にロードされた
黒の始点アドレスの値とカウンタ31のカウント値とを比
較し、カウンタ31のカウント値が黒始点アドレスレジス
タ32にロードされた黒の始点アドレスの値以上のとき出
力信号を出す。また比較器35は白始点アドレスレジスタ
33にロードされた白の始点アドレスの値とカウンタ31の
カウント値とを比較し、カウンタ31のカウント値が白始
点アドレスレジスタ33にロードされた白の始点アドレス
の値になったとき出力信号を出すようになっている。こ
の比較器35から出力信号が出されたとき、制御回路39は
当該出力信号を受け、第４図に示された＃２の黒の始点
アドレスの値８及び白の始点アドレスの値９を黒始点ア
ドレスレジスタ32及び白始点アドレスレジスタ33にそれ
ぞれロードさせる。以下比較器34,35では新しくロード
された値とカウンタ31のカウント値とがそれぞれ比較さ
れる。

データセレクタ36は比較器34,35の出力信号を見てお
り、比較器34から出力信号が出され、かつ比較器35が出
力信号を出していないときに限り、カウンタ31の歩進と
共に黒を表わす「１」を出し、他のときには白を表わす
「０」を出す。

今、画像メモリ38が例えば８ビットで構成されている
ものとしたとき、シフトレジスタ37はデータセレクタ36
からカウンタ31の歩進と共に入力される「０」，「１」
のシリアルデータを８個ごとにパラレルデータに変換
し、画像メモリ38に格納していた。

〔発明が解決しようとする課題〕

第６図に示される従来の構成では、第４図で示された
白黒の座標データを受け、この白黒の座標データをシリ
アルデータに戻した上でシフトレジスタ37によりパラレ
ルデータに変換し、画像メモリ38に格納するようにして
いるので、文字確認の場合画像メモリ38に入力するまで
に時間がかかりすぎる欠点があった。

本発明は上記の欠点を解決することを目的としてお
り、白黒の座標データを受け短時間に画像メモリに格納
することのできる文字認識装置における画像メモリ入力
装置を提供することを目的としている。

〔課題を解決するための手段〕

上記目的を達成するために、本発明の画像メモリ入力
装置は２値化された白黒の座標データＭビットを受け、
この白黒の座標データをその対応した2^Nビットのパラレ
ルデータに展開して2^Nビット幅の画像メモリに格納する
文字認識装置における画像メモリ入力装置において、黒
の始点アドレスがロードされると共に画像メモリのアド
レスを発生させるメモリアドレスカウンタと、白の始点
がロードされる白始点アドレスレジスタと、白始点アド
レスレジスタにロードされたアドレスの下位Ｎビットの
値からメモリアドレスカウンタにセットされたアドレス
の下位Ｎビットの値を減算する減算器と、白始点アドレ
スレジスタにロードされたアドレスの上位Ｍ−Ｎビット
の値がメモリアドレスカウンタにセットされたアドレス
の上位Ｍ−Ｎビットの値より大きいとき出力信号を出す
比較器と、比較器から上記出力信号を受けたときにはす
べてのビットに「１」を立て、比較器から上記出力信号
を受けないときには減算器の減算結果のＫに基づきビッ
ト０からビットＫ−１までを「１」を立て他のビットを
「０」にして2^Nビットのデータを作成するデータ作成器
と、データ作成器の作成データを受け、メモリアドレス
カウンタにセットされたアドレスの下位Ｎビットの値だ
け上記データ作成器の作成データをシフトさせるバレル
シフタと、メモリアドレスカウンタにセットされたアド
レスの上位Ｍ−Ｎビットをアドレスとして画像メモリか
ら読出されたデータを記憶するレジスタと、該レジスタ
とバレルシフタとの各データをビット対応でオア演算を
行うALUと、画像メモリをリード、ライトさせる制御信
号を出力すると共に、上記比較器から出力信号が出され
たときメモリアドレスカウンタに記憶されているアドレ
スの上位Ｍ−Ｎビットに１を加算し、下位Ｎビットをす
べて「０」とした新たなアドレスをセットさせる制御回
路とを備えている。

以下図面を参照しながら本発明の一実施例を説明す
る。

〔実施例〕

第１図は本発明に係る画像メモリ入力装置の一実施例
構成、第２図はそのフローチャート、第３図はイメージ
センサで読取られた白黒データの配置の座標例、第４図
は第３図の白から黒及び黒から白への変化点座標データ
図、第５図は各回路の一実施例データ格納説明図であ
る。

第１図において、１はメモリアドレスカウンタ、２は
白始点アドレスレジスタ、３は減算器、４は比較器、５
はデータ作成器、６はバレルシフタ、７はレジスタ、８
はALU、９は制御回路、10は画像メモリである。

説明を判りやすくするため、イメージセンサで読取ら
れた白黒データの配置の座標を表わした時のＭビットを
16ビットとし、また画像メモリ10のデータを格納するビ
ット幅が2³＝８ビットとして説明する。

メモリアドレスカウンタ１は画像メモリ10のアドレス
を発生するカウンタであり、画像メモリ10に対しては16
ビットのうち上位16−３ビットがそのアドレスとなって
いる。また当該メモリアドレスカウンタ１には黒の始点
アドレスの値がロードされ、制御回路９から新たなアド
レスが一時にセットされるようになっている。

白始点アドレスレジスタ２は白の始点アドレスの値を
保持するようになっている。

減算器３は白始点アドレスレジスタ２にロードされて
いる16ビットのアドレスの下位３ビットで示される値か
ら、メモリアドレスカウンタ１にセットされている16ビ
ットのアドレスの下位３ビットで示される値を引く減算
器である。

比較器４はメモリアドレスカウンタ１の上位16−３ビ
ットのアドレスの値と白始点アドレスレジスタ２の上位
16−３ビットのアドレスの値とを比較する比較器で、白
始点アドレスレジスタ２の上位16−３ビットのアドレス
の値がメモリアドレスカウンタ１の上位16−３ビットの
アドレスの値より大きいとき出力信号「１」を出すよう
になっている。

データ作成器５は黒データの「１」を作成するデータ
作成器であり、上記比較器４から出力信号「１」が出さ
れていないときには、減算器３の減算結果のＫ（０≦Ｋ
≦７）を受けビット０からビットＫ−１までをすべて
「１」を立て、その他のビットを「０」にして８ビット
のデータを作成する。そして上記比較器４から出力信号
「１」が出されているときには、８ビットすべてに
「１」を立てたデータを作成するようになっている。

バレルシフタ６はメモリアドレスカウンタ１の下位３
ビットの値でデータ作成器５から送られてきた８ビット
のデータを上位ビットの方向にその値の数だけシフトさ
せるシフタである。

レジスタ７は制御回路９のリード信号により画像メモ
リ10から読出されたデータを記憶しておくものである。
ALU8はバレルシフタ６から入力された８ビットのデータ
とレジスタ７から入力される８ビットのデータとをビッ
ト対応でオア演算を行うものである。

制御回路９は画像メモリ10をリード、ライトさせる制
御信号を出力すると共に、比較器４から出力信号「１」
が出されたとき、メモリアドレスカウンタ１にロードさ
れている黒の始点アドレスの値の上位Ｍ−Ｎビットに１
を加算し、下位Ｎビットをすべて「０」とした数を新た
なアドレスの値としてメモリアドレスカウンタ１へセッ
トさせるようになっている。その他図示されていないが
各回路の同期をとる制御信号等を送出している。

この様に構成された本発明の画像メモリ入力装置の動
作を第２図のフローチャートと共に第３図ないし第５図
を参照しながら説明する。

装置に電源が投入されたとき、クリア信号が出され、
全回路をクリアすると共に画像メモリ10は白を表わす
「０」が格納されている状態にしておく。

メモリアドレスカウンタ１及び白始点アドレスレジス
タ２には第４図に示された＃１のデータ、すなわち、黒
の始点アドレスの値３及び白の始点アドレスの値５がそ
れぞれロードされる（ステップ１）。比較器４ではメモ
リアドレスカウンタ１にセットされている３を２進数で
表わしたときの上位16−３ビットと白始点アドレスカウ
ンタ２にロードされている５を２進数で表わしたときの
上位16−３ビットとの各値の大小を比較する。この場合
ともに０であるので比較器４から出力信号「１」は出力
されない（ステップ２）。減算器３は白始点アドレスカ
ウンタ２にロードされている５を２進数で表わしたとき
の下位３ビット、すなわち５からメモリアドレスカウン
タ１にセットされている３を２進数で表わしたときの下
位３ビット、すなわち３を引く減算を行い（ステップ
３）、その減算結果のＫ＝５−３＝２をデータ作成器５
に送出する。データ作成器５は比較器４からの出力信号
「１」を受けていないので、減算器３からの減算結果の
Ｋ＝２に基づき、第５図（b1）図示の如くビット０及び
ビット１にそれぞれ黒を表わす「１」を立て他のビット
２ないしビット７を「０」にした８ビットのデータを作
成し（ステップ４）、当該８ビットの作成データをバレ
ルシフタ６へ送出する。バレルシフタ６はメモリアドレ
スカウンタ１にセットされている３を２進数で表わした
ときの下位３ビット、すなわち３の数だけデータ作成器
５から送られてきた８ビットのデータを第５図（c1）図
示の如く上位ビット方向へシフトさせ（ステップ５）、
そのデータをALU8へ送出する。このとき画像メモリ10か
らはメモリアドレスカウンタ１にセットされている３を
２進数で表わしたときの上位16−３ビット、すなわち０
をアドレスとしてアクセスされ、第５図（a1）図示の８
ビットのデータがレジスタ７に記憶されており（ステッ
プ６）、この８ビットのデータがALU8に入力されてい
る。ALU8はバレルシフタ６から入力されたデータとレジ
スタ７から入力されたデータとをビット対応でオア演算
を行い（ステップ７）、第５図（d1）図示のデータを得
る。制御回路９はライト信号を出し、メモリアドレスカ
ウンタ１にセットされている３を２進数で表わしたとき
の上位16−３ビット、すなわち０をアドレスとして画像
メモリ10にALU8のオア演算結果を書込む（ステップ
８）。

次に制御回路９は第４図に示された＃２の黒の始点ア
ドレスの値８及び白の始点アドレスの値９をメモリアド
レスカウンタ１及び白始点アドレスレジスタ２にそれぞ
れロードさせる（ステップ１）。この場合も比較器４か
らは出力信号「１」が出ないので、上記説明の過程が繰
返される。すなわちデータ作成器５では第５図（b2）図
示のデータが作成され、バレルシフタ６から第５図（c
2）のデータが出力される。レジスタ７には第５図（a
2）のデータが画像メモリ10のアドレス１から読出され
て記憶されており、ALU8では第５図（d2）図示のデータ
が得られるので、画像メモリ10のアドレス１には第５図
（d2）図示のデータが格納される。

次に制御回路９は第４図に示された＃３の黒の始点ア
ドレスの値12及び白の始点アドレスの値16をメモリアド
レスカウンタ１及び白始点アドレスレジスタ２にそれぞ
れロードさせる（ステップ１）。この場合も比較器４か
らは出力信号「１」がでないので、上記の説明が繰返さ
れる。すなわちデータ作成器５では第５図（d3）図示の
データが作成され、バレルシフタ６から第５図（c3）の
データが出力される。このときレジスタ７には第５図
（a3）のデータが記憶されている。すなわちメモリアド
レスカウンタ１には12がセットされているので、２進数
で表わしたときの上位16−３ビット、すなわち１をアド
レスとして画像メモリ10がアクセスされ、従って前に格
納された第５図（d2）図示のデータが画像メモリ10から
読出される。ALU8ではオア演算により第５図（d3）が得
られ、画像メモリ10のアドレス１は当該第５図（d3）図
示のデータで更新される。

以下同様にして第４図の白黒座標データがロードされ
座標データの終了まで繰返される（ステップ９）。

ここで各回路の出力の意味を説明すると、減算器３の
出力は黒が連続する数を表わし、データ作成器５ではこ
の黒の連続する数だけ最下位ビットから順に「１」を作
成することになる。バレルシフタ６でシフトさせること
により所定のビットに黒の「１」が位置付けられる。AU
L8とレジスタ７とで画像メモリ10のビット幅、すなわち
８ビットに確定する。

一方、比較器４から出力信号「１」が出されたとき、
当該出力信号「１」がデータ作成器５に入力され、デー
タ作成器５は８ビットのすべてに黒を表わす「１」を立
てたデータを作成する（ステップ10）。以下上記の場合
と同様にバレルシフタ６でシフトさせ（ステップ11）、
画像メモリ10から読出され（ステップ12）レジスタ７に
記憶されているデータとバレルシフタ６でシフトされた
データとがALU8でオア演算された後（ステップ13）、そ
の演算結果が画像メモリ10に書込まれる（ステップ1
4）。制御回路９はこの画像メモリ10への書込み終了後
メモリアドレスカウンタ１に記憶されているアドレスの
上位Ｍ−Ｎビットに１を加算し、下位ビットをすべて
「０」とした新たなアドレスをメモリアドレスカウンタ
１にセットする（ステップ15）。この新たにセットされ
たメモリアドレスカウンタ１の黒のアドレスの値につい
て比較器４で比較され（ステップ２）、当該比較器４か
ら出力信号「１」が出力されるかどうかによって、それ
ぞれ説明した経過を繰返す。

以上は画像メモリ10のデータを格納するビット幅が８
ビットで説明したが、この８ビットに限られるものでは
なく、一般に画像メモリ10のビット幅が2^Nビットのとき
には、減算器３やバレルシフタ６へ入力される下位ビッ
トはＮとなり、比較器４は画像メモリ10のアドレスに入
力される上位ビットはＭ−Ｎとなる。

ここでＮが用いられるのは、このＮの数で2^Nビットの
データのビット数がＮビットの２進数でちょうど表わさ
れることに基づいている。

〔発明の効果〕

以上説明した如く、本発明によれば白黒の座標データ
をシリアルデータに戻し、それからパラレル変換する構
成をとらずにパラレルデータに変換しているので、短時
間に白黒の座標データを画像メモリに展開して格納する
ことができる。

【図面の簡単な説明】

第１図は本発明に係る画像メモリ入力装置の一実施例構
成、第２図はそのフローチャート、第３図はイメージセ
ンサで読取られた白黒データの配置の座標例、第４図
は、第３図の白から黒及び黒から白への変化点座標デー
タ図、第５図は各回路の一実施例データ格納説明図、第
６図は従来の画像メモリ入力装置の構成図である。 図中、１はメモリアドレスカウンタ、２は白始点アドレ
スレジスタ、３は減算器、４は比較器、５はデータ作成
器、６はバレルシフタ、７はレジスタ、８はALU、９は
制御回路、10は画像メモリである。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】２値化された白黒の座標データＭビットを
   受け、この白黒の座標データをその対応した2^Nビットの
   パラレルデータに展開して2^Nビット幅の画像メモリ（1
   0）に格納する文字認識装置における画像メモリ入力装
   置において、 黒の始点アドレスがロードされると共に画像メモリ（1
   0）のアドレスを発生させるメモリアドレスカウンタ
   （１）と、 白の始点アドレスがロードされる白始点アドレスレジス
   タ（２）と、 白始点アドレスレジスタ（２）にロードされたアドレス
   の下位Ｎビットの値からメモリアドレスカウンタ（１）
   にセットされたアドレスの下位Ｎビットの値を減算する
   減算器（３）と、 白始点アドレスレジスタ（２）にロードされたアドレス
   の上位Ｍ−Ｎビットの値がメモリアドレスカウンタ
   （１）にセットされたアドレスの上位Ｍ−Ｎビットの値
   より大きいとき出力信号を出す比較器（４）と、 比較器（４）から上記出力信号を受けたときにはすべて
   のビットに「１」を立て、比較器（４）から上記出力信
   号を受けないときには減算器（３）の減算結果のＫに基
   づきビット０からビットＫ−１までを「１」を立て他の
   ビットを「０」にして2^Nビットのデータを作成するデー
   タ作成器（５）と、 データ作成器（５）の作成データを受け、メモリアドレ
   スカウンタ（１）にセットされたアドレスの下位Ｎビッ
   トの値だけ上記データ作成器（５）の作成データをシフ
   トさせるバレルシフタ（６）と、 メモリアドレスカウンタ（１）にセットされたアドレス
   の上位Ｍ−Ｎビットをアドレスとして画像メモリ（10）
   から読出されたデータを記憶するレジスタ（７）と、 該レジスタ（７）とバレルシフタ（６）との各データを
   ビット対応でオア演算を行うALU（８）と、画像メモリ
   （10）をリード、ライトさせる制御信号を出力すると共
   に、上記比較器（４）から出力信号が出されたときメモ
   リアドレスカウンタ（１）に記憶されているアドレスの
   上位Ｍ−Ｎビットに１を加算し、下位Ｎビットをすべて
   「０」とした新たなアドレスをメモリアドレスカウンタ
   （１）にセットさせる制御回路（９）とを備え、白黒の
   座標データを受け、その対応した2^Nビットのパラレルデ
   ータに展開して画像メモリに格納するようにしたことを
   特徴とする文字認識装置における画像メモリ入力装置。