JPS6145273B2 - - Google Patents
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- Publication number
- JPS6145273B2 JPS6145273B2 JP13626678A JP13626678A JPS6145273B2 JP S6145273 B2 JPS6145273 B2 JP S6145273B2 JP 13626678 A JP13626678 A JP 13626678A JP 13626678 A JP13626678 A JP 13626678A JP S6145273 B2 JPS6145273 B2 JP S6145273B2
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Links
- 230000015654 memory Effects 0.000 description 8
- 102100036464 Activated RNA polymerase II transcriptional coactivator p15 Human genes 0.000 description 5
- 101000713904 Homo sapiens Activated RNA polymerase II transcriptional coactivator p15 Proteins 0.000 description 5
- 229910004444 SUB1 Inorganic materials 0.000 description 5
- 229910004438 SUB2 Inorganic materials 0.000 description 5
- 101100311330 Schizosaccharomyces pombe (strain 972 / ATCC 24843) uap56 gene Proteins 0.000 description 5
- 101150018444 sub2 gene Proteins 0.000 description 5
- 238000000034 method Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/46—Multiprogramming arrangements
- G06F9/48—Program initiating; Program switching, e.g. by interrupt
- G06F9/4806—Task transfer initiation or dispatching
- G06F9/4812—Task transfer initiation or dispatching by interrupt, e.g. masked
- G06F9/4825—Interrupt from clock, e.g. time of day
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Calculators And Similar Devices (AREA)
- Management, Administration, Business Operations System, And Electronic Commerce (AREA)
- General Factory Administration (AREA)
Description
【発明の詳細な説明】
本発明は電子式予定記憶器に係り、特に同一あ
るいは類似の予定情報を重複して記憶することの
ないようにした予定記憶器に関するものである。
るいは類似の予定情報を重複して記憶することの
ないようにした予定記憶器に関するものである。
従来の予定記憶方式として最も簡単なものには
手帳、チヤート紙や黒板等がある。これに予定情
報、例えば予定時刻等を書き込む場合には、予定
情報の重複記載は比較的容易に発見されるが、多
数の予定情報の書込みや変更の点で煩雑であつ
た。そこで、予定情報を電子回路により記憶して
活用する電子式予定記憶器も提案されているが、
この種記憶器においては、予定情報の全てを小型
表示器で表示することはできず、したがつて、予
定情報の重複を発見しにくい欠点がある。
手帳、チヤート紙や黒板等がある。これに予定情
報、例えば予定時刻等を書き込む場合には、予定
情報の重複記載は比較的容易に発見されるが、多
数の予定情報の書込みや変更の点で煩雑であつ
た。そこで、予定情報を電子回路により記憶して
活用する電子式予定記憶器も提案されているが、
この種記憶器においては、予定情報の全てを小型
表示器で表示することはできず、したがつて、予
定情報の重複を発見しにくい欠点がある。
そこで、本発明の目的は、予定情報の入力段階
で、同一あるいは類似の予定情報が既に格納され
ている場合には、既格納事実を検知して警告する
ように適切に構成した電子式予定記憶器を提供す
ることにある。
で、同一あるいは類似の予定情報が既に格納され
ている場合には、既格納事実を検知して警告する
ように適切に構成した電子式予定記憶器を提供す
ることにある。
本発明は、複数個の記憶器の各々に既に格納さ
れている予定情報と新たに格納する予定情報とを
比較し、その比較結果が予じめ定めた許容範囲内
に存する場合には警告を発生するように構成し
て、以つて予定情報の重複格納を防ぐことを特徴
とする電子式予定記憶器に係わるものである。
れている予定情報と新たに格納する予定情報とを
比較し、その比較結果が予じめ定めた許容範囲内
に存する場合には警告を発生するように構成し
て、以つて予定情報の重複格納を防ぐことを特徴
とする電子式予定記憶器に係わるものである。
以下に本発明の詳細をその実施例につき第１図
及び第２図を参照して説明する。
及び第２図を参照して説明する。
第１図は本発明予定記憶器の１例を示し、ここ
で、DATAはキー押下に応動して、デコーダ等
で適宜に２進符号化された予定情報の入力、MR
は入力線DATAからの予定情報を格納する新規
情報報格納器、Ｍ１，Ｍ２，Ｍ３及びＭ４は記憶
器、SPは記憶器選択回路（例えばスタツクポイ
ンタ）、Ｇ１〜Ｇ８はアンドゲート、及びOR１は
オアゲートである。新規情報格納器MRの出力Ｘ
をアンドゲートＧ１〜Ｇ４の各一方の入力端子に
供給し、同他方の各入力端子には選択回路SPの
選択出力端子を接続する。アンドゲートＧ１〜Ｇ
４の各出力を各対応記憶器Ｍ１〜Ｍ４のそれぞれ
記憶可能とする。更に記憶器Ｍ１〜Ｍ４の各読出
し出力端子をアンドゲートＧ５〜Ｇ８の各一方の
入力端子に加え、同他方の入力端子には、新規情
報が格納器MRに格納されたときに発生するタイ
ミング信号Ｔ１に基づいて、第２図に示すよう
に、時間順次に発生する比較モード時のタイミン
グ信号Ｔ１〜Ｔ４をそれぞれ加える。これらアン
ドゲートＧ５〜Ｇ８のアンド出力をオアゲート
OR１に供給する。記憶器選択回路SPには、第２
図に示すように比較モードに引き続く転送モード
時の転送モードタイミングパルスＴ５（タイミン
グパルスＴ４の終了後に発生する）を供給し、も
そのタイミングで記憶器Ｍ１〜Ｍ４のいずれかを
選択し、選択された記憶器に新規情報格納器MR
内の予定情報を書き込む。
で、DATAはキー押下に応動して、デコーダ等
で適宜に２進符号化された予定情報の入力、MR
は入力線DATAからの予定情報を格納する新規
情報報格納器、Ｍ１，Ｍ２，Ｍ３及びＭ４は記憶
器、SPは記憶器選択回路（例えばスタツクポイ
ンタ）、Ｇ１〜Ｇ８はアンドゲート、及びOR１は
オアゲートである。新規情報格納器MRの出力Ｘ
をアンドゲートＧ１〜Ｇ４の各一方の入力端子に
供給し、同他方の各入力端子には選択回路SPの
選択出力端子を接続する。アンドゲートＧ１〜Ｇ
４の各出力を各対応記憶器Ｍ１〜Ｍ４のそれぞれ
記憶可能とする。更に記憶器Ｍ１〜Ｍ４の各読出
し出力端子をアンドゲートＧ５〜Ｇ８の各一方の
入力端子に加え、同他方の入力端子には、新規情
報が格納器MRに格納されたときに発生するタイ
ミング信号Ｔ１に基づいて、第２図に示すよう
に、時間順次に発生する比較モード時のタイミン
グ信号Ｔ１〜Ｔ４をそれぞれ加える。これらアン
ドゲートＧ５〜Ｇ８のアンド出力をオアゲート
OR１に供給する。記憶器選択回路SPには、第２
図に示すように比較モードに引き続く転送モード
時の転送モードタイミングパルスＴ５（タイミン
グパルスＴ４の終了後に発生する）を供給し、も
そのタイミングで記憶器Ｍ１〜Ｍ４のいずれかを
選択し、選択された記憶器に新規情報格納器MR
内の予定情報を書き込む。
更に、第１図において、TXは実行時間命令信
号であり、この信号TXはタイミング信号Ｔ１〜
Ｔ４の生起中、すなわち比較モードの間継続して
いる。第１減算器SUB１は新規情報格納器MRの
出力ＸとオアゲートOR１のオア出力Ｙ、及び実
行時間命令信号TXが印加され、信号TXの生起中
に、上記格納器MRからの現在の予定情報出力Ｘ
と、記憶器Ｍ１〜Ｍ４からアンドゲートＧ１〜Ｇ
４を経てタイミング信号Ｔ１〜Ｔ４により順次に
読み出された予定情報のオア出力Ｙとを比較、す
なわち本例では減算し、その差出力｜Ｘ―Ｙ｜を
発生する。この差出力｜Ｘ―Ｙ｜と、読取り専用
メモリー（ROM）やキー入力等によつて同一ま
たは類似の許容範囲を予じめ設定した許容値Ｚと
を第２減算器SUB２に供給し、その減算結果に
応じて、例えば減算結果が負となつた時に特定信
号を出力する。この特定信号をフリツプフロツ
プ、ゲート、表示器あるいはブザー等で構成され
る出力部OUTに加える。
号であり、この信号TXはタイミング信号Ｔ１〜
Ｔ４の生起中、すなわち比較モードの間継続して
いる。第１減算器SUB１は新規情報格納器MRの
出力ＸとオアゲートOR１のオア出力Ｙ、及び実
行時間命令信号TXが印加され、信号TXの生起中
に、上記格納器MRからの現在の予定情報出力Ｘ
と、記憶器Ｍ１〜Ｍ４からアンドゲートＧ１〜Ｇ
４を経てタイミング信号Ｔ１〜Ｔ４により順次に
読み出された予定情報のオア出力Ｙとを比較、す
なわち本例では減算し、その差出力｜Ｘ―Ｙ｜を
発生する。この差出力｜Ｘ―Ｙ｜と、読取り専用
メモリー（ROM）やキー入力等によつて同一ま
たは類似の許容範囲を予じめ設定した許容値Ｚと
を第２減算器SUB２に供給し、その減算結果に
応じて、例えば減算結果が負となつた時に特定信
号を出力する。この特定信号をフリツプフロツ
プ、ゲート、表示器あるいはブザー等で構成され
る出力部OUTに加える。
次に、第１図示例の本発明予定記憶器の動作説
明を行う。情報入力線ｌ１により新規の予定情報
DATAが新規情報格納器MRに格納されると、先
づ比較モードのタイミング信号Ｔ１が発生し、格
納器MRの出力Ｘと記憶器Ｍ１の内容との比較
が、実行時間命令信号TXに従つて、第１減算器
SUB１で行われる。例えば、現在の予定情報Ｘ
＝30、先の予定情報Ｙ＝40であれば、第１減算器
SUB１からは｜Ｘ―Ｙ｜＝10が例えば適当な２
進コードの形態で出力される。ここで、第２減算
器SUB２に与えられる許容値Ｚが５に設定され
ているとすると、第２減算器SUB２の減算結果
１０―５は正であるから、出力部OUTへの特定
信号は発生しない。
明を行う。情報入力線ｌ１により新規の予定情報
DATAが新規情報格納器MRに格納されると、先
づ比較モードのタイミング信号Ｔ１が発生し、格
納器MRの出力Ｘと記憶器Ｍ１の内容との比較
が、実行時間命令信号TXに従つて、第１減算器
SUB１で行われる。例えば、現在の予定情報Ｘ
＝30、先の予定情報Ｙ＝40であれば、第１減算器
SUB１からは｜Ｘ―Ｙ｜＝10が例えば適当な２
進コードの形態で出力される。ここで、第２減算
器SUB２に与えられる許容値Ｚが５に設定され
ているとすると、第２減算器SUB２の減算結果
１０―５は正であるから、出力部OUTへの特定
信号は発生しない。
次に記憶器Ｍ２に３２が格納されているとすれ
ば、比較モードのタイミング信号Ｔ２の時にはＹ
＝32が得られるので、第１減算器SUB１での減
算によつて差２が出力される。第２減算器SUB
２では２―５を計算し、その減算結果が負である
から第２減算器SUB２から特定信号が出力さ
れ、出力部OUTにて警告が行われる。
ば、比較モードのタイミング信号Ｔ２の時にはＹ
＝32が得られるので、第１減算器SUB１での減
算によつて差２が出力される。第２減算器SUB
２では２―５を計算し、その減算結果が負である
から第２減算器SUB２から特定信号が出力さ
れ、出力部OUTにて警告が行われる。
このように、本発明では、２個の減算器を用
い、以前と現在の予定情報の比較に加えて、その
比較結果が許容範囲にあるか否かを再び比較する
ので、同一情報のみならず所定範囲内の類似情報
についても予定情報の重複記憶と判断して警告す
ることができる。上例では類似範囲をＺ＝５なる
値に定めている。
い、以前と現在の予定情報の比較に加えて、その
比較結果が許容範囲にあるか否かを再び比較する
ので、同一情報のみならず所定範囲内の類似情報
についても予定情報の重複記憶と判断して警告す
ることができる。上例では類似範囲をＺ＝５なる
値に定めている。
なお、上例では減算器によつて予定情報を比較
してきたが、本発明はかかる実施例にのみ限られ
ず、広く情報比較を行う電子回路、例えば比較器
を用いるこができる。更に、減算器あるいは比較
器を２個設ける代わりに、マイクロプログラミン
グの手法により、１個の減算器まは比較器で２回
の減算または比較処理を行うようにしてもよい。
してきたが、本発明はかかる実施例にのみ限られ
ず、広く情報比較を行う電子回路、例えば比較器
を用いるこができる。更に、減算器あるいは比較
器を２個設ける代わりに、マイクロプログラミン
グの手法により、１個の減算器まは比較器で２回
の減算または比較処理を行うようにしてもよい。
なお、予定情報として時刻情報を記憶する場合
には、時刻情報を60進法で記憶するのが好都合で
あるが、その場合には、上述した減算回路SUB
１及びSUB２において60進法の減算を実行する
ので60進補正が必要となるが、これは従従来技術
より容易に実現できるものである。
には、時刻情報を60進法で記憶するのが好都合で
あるが、その場合には、上述した減算回路SUB
１及びSUB２において60進法の減算を実行する
ので60進補正が必要となるが、これは従従来技術
より容易に実現できるものである。
以上から明らかなように、本発明によれば、複
数個の予定情報を、互いに重複するかどうか確認
しながら記憶することができ、しかもそのための
回路構成は簡単である。
数個の予定情報を、互いに重複するかどうか確認
しながら記憶することができ、しかもそのための
回路構成は簡単である。
第１図は本発明予定記憶器の一実施例を示すブ
ロツク図、及び第２図は比較モード及び転送モー
ドにおけるタイミング信号と実行時間命令信号と
を示すタイムチヤートである。 MR……新規情報格納器、Ｍ１〜Ｍ４……記憶
器、SP……記憶器選択回路、Ｇ１〜Ｇ８……ア
ンドゲート、OR１……オアゲート、Ｔ１〜Ｔ４
……比較モードのタイミング信号、Ｔ５……転送
モードタイミング信号、TX……実行時間命令信
号、Ｚ……許容値、SUB１，SUB２……減算
器、OUT……出力部。
ロツク図、及び第２図は比較モード及び転送モー
ドにおけるタイミング信号と実行時間命令信号と
を示すタイムチヤートである。 MR……新規情報格納器、Ｍ１〜Ｍ４……記憶
器、SP……記憶器選択回路、Ｇ１〜Ｇ８……ア
ンドゲート、OR１……オアゲート、Ｔ１〜Ｔ４
……比較モードのタイミング信号、Ｔ５……転送
モードタイミング信号、TX……実行時間命令信
号、Ｚ……許容値、SUB１，SUB２……減算
器、OUT……出力部。
Claims (1)
- 【特許請求の範囲】 １ 予定情報を入力する入力手段、 前記入力手段から入力した予定情報を格納する
格納手段、 前記格納手段に格納された予定情報を複数の領
域に記憶する記憶手段、 前記格納手段と前記記憶手段に格納されたそれ
ぞれの予定情報を比較して比較出力を発生する第
１の比較手段、 前記第１の比較手段から出力した比較出力が所
定範囲内である場合に出力信号を発生する第２の
比較手段、 前記格納手段に格納された予定情報と前記記憶
手段の何れか１つの領域に記憶された予定情報と
の比較値が所定範囲内である場合に前記第２の比
較手段の出力信号で警告を発生する警告手段を有
し、 前記記憶手段に対する予定情報の重複記憶を防
止する事を特徴とする電子式予定記憶器。 ２ 前記予定情報は時刻情報を含む事を特徴とす
る特許請求の範囲第１項記載の電子式予定記憶
器。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13626678A JPS5563461A (en) | 1978-11-07 | 1978-11-07 | Electronic memory unit for scheduled information |
| US06/089,457 US4253088A (en) | 1978-11-07 | 1979-10-30 | Electronic scheduler |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13626678A JPS5563461A (en) | 1978-11-07 | 1978-11-07 | Electronic memory unit for scheduled information |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5563461A JPS5563461A (en) | 1980-05-13 |
| JPS6145273B2 true JPS6145273B2 (ja) | 1986-10-07 |
Family
ID=15171160
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13626678A Granted JPS5563461A (en) | 1978-11-07 | 1978-11-07 | Electronic memory unit for scheduled information |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4253088A (ja) |
| JP (1) | JPS5563461A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6173462U (ja) * | 1984-10-22 | 1986-05-19 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6034619A (en) * | 1982-08-02 | 2000-03-07 | Osborne; Paul Wray | Digital alarm receiver for automated handling of data formats |
| JPS62166553U (ja) * | 1986-04-10 | 1987-10-22 | ||
| KR100459550B1 (ko) * | 2001-11-06 | 2004-12-03 | 삼성전자주식회사 | 이동 통신 단말의 스케줄 관리 방법 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3860911A (en) * | 1973-11-01 | 1975-01-14 | Pitney Bowes Inc | Electronic combination lock and lock system |
-
1978
- 1978-11-07 JP JP13626678A patent/JPS5563461A/ja active Granted
-
1979
- 1979-10-30 US US06/089,457 patent/US4253088A/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6173462U (ja) * | 1984-10-22 | 1986-05-19 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5563461A (en) | 1980-05-13 |
| US4253088A (en) | 1981-02-24 |
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