JPH0315982A - 論理シミュレーションシステム - Google Patents
論理シミュレーションシステムInfo
- Publication number
- JPH0315982A JPH0315982A JP1149395A JP14939589A JPH0315982A JP H0315982 A JPH0315982 A JP H0315982A JP 1149395 A JP1149395 A JP 1149395A JP 14939589 A JP14939589 A JP 14939589A JP H0315982 A JPH0315982 A JP H0315982A
- Authority
- JP
- Japan
- Prior art keywords
- logic
- cell
- logic cell
- input
- output value
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004088 simulation Methods 0.000 title claims description 24
- 238000011156 evaluation Methods 0.000 claims abstract description 17
- 238000013500 data storage Methods 0.000 claims abstract description 8
- 238000010586 diagram Methods 0.000 description 6
- 238000000034 method Methods 0.000 description 3
- 230000005540 biological transmission Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000005674 electromagnetic induction Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000000725 suspension Substances 0.000 description 1
- 238000003786 synthesis reaction Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[発明の目的]
(産業上の利用分野)
本発明は、論理セル結線回路における各論理セルに対し
評価を行う論理シミュレーションシステムに関し、特に
論理セルの遅延時間を評価する技術の改良に関する。
評価を行う論理シミュレーションシステムに関し、特に
論理セルの遅延時間を評価する技術の改良に関する。
(従来の技術〉
従来、論理セル結線回路は、各論理セルの遅延時間の処
理を行うため、論理セルの出力端に遅延値を付加する方
式を採用していた。
理を行うため、論理セルの出力端に遅延値を付加する方
式を採用していた。
従って、従来のこの種の論理シミュレーションシステム
は、論理セルの遅延時間を評価する場合、論理セルの出
力端に遅延値を付加した状態を考慮して論理シミュレー
ションシステムを実施していた。
は、論理セルの遅延時間を評価する場合、論理セルの出
力端に遅延値を付加した状態を考慮して論理シミュレー
ションシステムを実施していた。
(発明が解決しようとする課題〉
しかしながら、論理セルの出力端に遅延値を付加した場
合においては、同一の線径乃至材質の信号線を用いたと
しても、信号線を分岐して論理セル間を接続した場合、
分岐線の長さにより、静電容吊成分、電磁誘導成分等の
影響を受けて伝送信号の遅延時間に誤差が含まる割合が
高くなる。
合においては、同一の線径乃至材質の信号線を用いたと
しても、信号線を分岐して論理セル間を接続した場合、
分岐線の長さにより、静電容吊成分、電磁誘導成分等の
影響を受けて伝送信号の遅延時間に誤差が含まる割合が
高くなる。
こうした理由により、従来のこの種の論理シミュレーシ
ョンシステムは、分岐の差による遅延値を正確に記述す
ることが難しいという不具合があった。
ョンシステムは、分岐の差による遅延値を正確に記述す
ることが難しいという不具合があった。
本発明は、係る事情に着目してなされたもので、その目
的とするところは、論理セル結線回路における各論理セ
ルの遅延時間を正しく評価し得る論理シミュレーション
システムを提供することにある。
的とするところは、論理セル結線回路における各論理セ
ルの遅延時間を正しく評価し得る論理シミュレーション
システムを提供することにある。
[発明の構成]
(課題を解決するための手段〉
本発明は、上記の目的を達成するため、論理セル結線回
路における各論理セルに対し評価を行う論理シミュレー
ションシステムであって、前記各論理セルの入力端に対
応させた遅延値を設定し得るとともに、この設定した各
遅延値を格納する遅延値データ格納部を具備し、前記遅
延値データ格納部に格納されている各遅延値を基に、評
価対象の論理セルへ入力される入力元の論理セル出力値
を選出直後、この選出された入力元の論理セル出力値を
基に、評価対象の論理セルの出力値を決定することを特
徴とするものである。
路における各論理セルに対し評価を行う論理シミュレー
ションシステムであって、前記各論理セルの入力端に対
応させた遅延値を設定し得るとともに、この設定した各
遅延値を格納する遅延値データ格納部を具備し、前記遅
延値データ格納部に格納されている各遅延値を基に、評
価対象の論理セルへ入力される入力元の論理セル出力値
を選出直後、この選出された入力元の論理セル出力値を
基に、評価対象の論理セルの出力値を決定することを特
徴とするものである。
(作用)
本発明によるシミュレーションシステムの構成であれば
、評価対象の論理セルの入力端に遅延値を設定した条件
下で、評価対象の論理セルへ入力される入力元の論理セ
ル出力値を選出するため、各論理セル間の分岐線の長さ
が種々異なっていても、各論理セルの遅延時間の処理に
対し正しく評価を行える。
、評価対象の論理セルの入力端に遅延値を設定した条件
下で、評価対象の論理セルへ入力される入力元の論理セ
ル出力値を選出するため、各論理セル間の分岐線の長さ
が種々異なっていても、各論理セルの遅延時間の処理に
対し正しく評価を行える。
(実施例)
第1図は、本発明が適用された一実施例の論理シミュレ
ーションシステムの機能構成を示すブロック図である。
ーションシステムの機能構成を示すブロック図である。
この一実施例の論理シミュレーションシステムは、制御
部1をシステム全体の制御中枢として、接続テーブル2
、出力値テーブル3、セル評価テーブル4、信号入力時
刻指定部5を備えている。
部1をシステム全体の制御中枢として、接続テーブル2
、出力値テーブル3、セル評価テーブル4、信号入力時
刻指定部5を備えている。
接続テーブル2は、論理セル結線回路の各論理セルを例
えば第2図の概念図の如く想定した際、この概念図を基
に、セル番号.セル名,入力セル番号.入力遅延値等の
各種回路情報を記述したデータを格納するものである。
えば第2図の概念図の如く想定した際、この概念図を基
に、セル番号.セル名,入力セル番号.入力遅延値等の
各種回路情報を記述したデータを格納するものである。
即ち、第2図の概念図によると、セル番号は、評価対象
とすべき各論理セルに予め与えておく番号A1〜A4等
を示す。セル名は、各セル番号A1〜A4等に対応した
各論即セルの名称(AND,OR,NOR等)を示す。
とすべき各論理セルに予め与えておく番号A1〜A4等
を示す。セル名は、各セル番号A1〜A4等に対応した
各論即セルの名称(AND,OR,NOR等)を示す。
入力セル番号は、例えばセル番号A3の論理セルが評価
対象とざれたとき、この評価対象の論理セルへ入力され
る入力元の論理セルの番号Al.A2を示す。入力遅延
値は、各論理セルの入力端に対応させた遅延値81〜B
4等を示す。そして、この各入力遅延値81〜B4等を
設定し得るとともに、この設定した各入力遅延値を格納
する機能が遅延値データ格納部であり、接続テーブル2
に包含される。
対象とざれたとき、この評価対象の論理セルへ入力され
る入力元の論理セルの番号Al.A2を示す。入力遅延
値は、各論理セルの入力端に対応させた遅延値81〜B
4等を示す。そして、この各入力遅延値81〜B4等を
設定し得るとともに、この設定した各入力遅延値を格納
する機能が遅延値データ格納部であり、接続テーブル2
に包含される。
出力値テーブル3は、上記セル番号A1〜A4等対応で
各論理セルの出力値を格納している。
各論理セルの出力値を格納している。
セル評価テーブル4は、接続テーブル2及び出力値テー
ブル3からデータを受け、評価対象の論理セルの種類及
びその論即セルの評価に用いる。
ブル3からデータを受け、評価対象の論理セルの種類及
びその論即セルの評価に用いる。
信号入力時刻指定部5は、評価対象の論理セルへ入力さ
れる入力元の論理セル出力値が評価対象の論理セルへ入
力される時刻を出力値テーブル3上で指定するようにな
されている。
れる入力元の論理セル出力値が評価対象の論理セルへ入
力される時刻を出力値テーブル3上で指定するようにな
されている。
このような各部を備えたシステム構成において、次のよ
うな処理手順により各論理セルが評価される。
うな処理手順により各論理セルが評価される。
制御部1において、論理シミュレーション時刻t2に対
して接続テーブル2上で入力遅延値を2単位時間(Δ2
)に設定するという条件が与えられたとする。
して接続テーブル2上で入力遅延値を2単位時間(Δ2
)に設定するという条件が与えられたとする。
このとき、まず制御部1から出力値テーブル3及び信号
入力指定部5へ論理シミュレーション時刻t2の指定が
同時になされる(ステップS1)。
入力指定部5へ論理シミュレーション時刻t2の指定が
同時になされる(ステップS1)。
次に、制御部1から接続テーブル2及び出力値テーブル
3へ評価対象の論理セルのセル番号の指定がなされる(
ステップ82)。
3へ評価対象の論理セルのセル番号の指定がなされる(
ステップ82)。
このように論理シくユレーション時刻t2及び評価対象
の論理セルのセル番号の指定がなされた後、接続テーブ
ル2からセル評価テーブル4へ評価対象の論理セルの機
能の指定がなされる(ステップ83)。
の論理セルのセル番号の指定がなされた後、接続テーブ
ル2からセル評価テーブル4へ評価対象の論理セルの機
能の指定がなされる(ステップ83)。
次に、接続テーブル2から信号入力時刻指定部5へ入力
遅延m:Δ2が示されたとき(ステップS4)、これに
応答して信号入力時刻指定部5がら出力値テーブル3へ
入力遅延値:Δ2を考慮した時刻to(to−t2−Δ
2〉の指定がなされる(ステップ85)。同時に、接続
テーブル2から出力値テーブル3へ入力セル番号の指定
がなされるから(ステップS6〉、出力値テーブル3上
で入力セル番号の論理セル出力値を評価対象の論理セル
の入力値とする照合がなされ、この照合により時刻to
で入力元の論理セル出力値(入カセル出力値〉が選出さ
れる。
遅延m:Δ2が示されたとき(ステップS4)、これに
応答して信号入力時刻指定部5がら出力値テーブル3へ
入力遅延値:Δ2を考慮した時刻to(to−t2−Δ
2〉の指定がなされる(ステップ85)。同時に、接続
テーブル2から出力値テーブル3へ入力セル番号の指定
がなされるから(ステップS6〉、出力値テーブル3上
で入力セル番号の論理セル出力値を評価対象の論理セル
の入力値とする照合がなされ、この照合により時刻to
で入力元の論理セル出力値(入カセル出力値〉が選出さ
れる。
この選出直後、入力セル出力値がセル評価テーブル4に
示されるので(ステップS7)、セル評価テーブル4上
では、入力セル出力値を基に、評価対象の論理セルの出
力値(セル評価値)の決定がなされ、この決定で得られ
たセル評価値が出力値テーブル3に示される(ステップ
88)。そのため、出力値テーブル3上において時刻t
2でセル評価値が格納される。
示されるので(ステップS7)、セル評価テーブル4上
では、入力セル出力値を基に、評価対象の論理セルの出
力値(セル評価値)の決定がなされ、この決定で得られ
たセル評価値が出力値テーブル3に示される(ステップ
88)。そのため、出力値テーブル3上において時刻t
2でセル評価値が格納される。
このように、時刻【0で入力基の論理セル出力値が得ら
れ、時刻t2で評価対象の論理セル出力値が得られる関
係は、各論理セル間の分岐線の長さが種々異なっていて
も、正確に遅延値を各分岐線に対応ずけることが可能で
あることを意味する。
れ、時刻t2で評価対象の論理セル出力値が得られる関
係は、各論理セル間の分岐線の長さが種々異なっていて
も、正確に遅延値を各分岐線に対応ずけることが可能で
あることを意味する。
従って、本発明の一実施例の論理シミュレーションシス
テムによれば、論理セル毎に各分岐線に対応して遅延値
を正確に記述することができる。
テムによれば、論理セル毎に各分岐線に対応して遅延値
を正確に記述することができる。
[発明の効果]
以上説明したように、本発明の論理シミュレーションシ
ステムは、各論理セルの入力端に対応させた遅延値を遅
延値データ格納部を用いて設定するため、同一信号線の
各分岐線に対応して正確に遅延値を記述することができ
る。従って本発明によれば、論理セル結線回路に対し正
確な論理シミュレーションを行うことが可能となる。
ステムは、各論理セルの入力端に対応させた遅延値を遅
延値データ格納部を用いて設定するため、同一信号線の
各分岐線に対応して正確に遅延値を記述することができ
る。従って本発明によれば、論理セル結線回路に対し正
確な論理シミュレーションを行うことが可能となる。
第1図は本発明が適用されたー実施例の論理シミュレー
ションシステムの機能構成を示すブロック図、第2図は
論理セル結線回路の各論理セルの概念図である。 1・・・IIIIl部 2・・・接続テーブル 3・・・出力値テーブル 4・・・セル評価テーブル 5・・・信号入力時刻指定部
ションシステムの機能構成を示すブロック図、第2図は
論理セル結線回路の各論理セルの概念図である。 1・・・IIIIl部 2・・・接続テーブル 3・・・出力値テーブル 4・・・セル評価テーブル 5・・・信号入力時刻指定部
Claims (3)
- (1)論理セル結線回路における各論理セルに対し評価
を行う論理シミュレーションシステムであって、前記各
論理セルの入力端に対応させた遅延値を設定し得るとと
もに、この設定した各遅延値を格納する遅延値データ格
納部を具備し、前記遅延値データ格納部に格納されてい
る各遅延値を基に、評価対象の論理セルへ入力される入
力元の論理セル出力値を選出直後、この選出された入力
元の論理セル出力値を基に、評価対象の論理セルの出力
値を決定することを特徴とする論理シミュレーションシ
ステム。 - (2)請求項1記載のシミュレーションシステムにおい
て、前記遅延値データ格納部に格納されている各遅延値
と論理シミュレーション時刻とを基に、前記入力元の論
理セル出力値が前記評価対象の論理セルへ入力される時
刻を指定する信号入力時刻指定部を、具備することを特
徴とする論理シミュレーションシステム。 - (3)前記遅延値データ格納部としての機能を有すると
ともに、各種回路情報を記述したデータを格納する接続
テーブルと、 論理セル結線回路における各論理セルの出力値を格納し
ている出力値テーブルと、 前記接続テーブル及び前記出力テーブルからデータを受
け、評価対象の論理セルの種類の判断及びその論理セル
の評価が行われるセル評価テーブルと、 前記評価対象の論理セルへ入力される入力元の論理セル
出力値が前記評価対象の論理セルへ入力される時刻を前
記出力値テーブル上で指定する信号入力時刻指定部と、 前記各部の制御中枢として機能する制御部とを、具備し
、 前記制御部によって前記各論理セルの評価演算を実行す
ることを特徴とする論理シミュレーションシステム。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1149395A JPH0315982A (ja) | 1989-06-14 | 1989-06-14 | 論理シミュレーションシステム |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1149395A JPH0315982A (ja) | 1989-06-14 | 1989-06-14 | 論理シミュレーションシステム |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0315982A true JPH0315982A (ja) | 1991-01-24 |
Family
ID=15474192
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1149395A Pending JPH0315982A (ja) | 1989-06-14 | 1989-06-14 | 論理シミュレーションシステム |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0315982A (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5615998A (en) * | 1994-07-12 | 1997-04-01 | Sanyo Denki Co., Ltd. | Electronic component cooling apparatus |
US5629834A (en) * | 1993-08-20 | 1997-05-13 | Sanyo Denki Co., Ltd. | Electronic component cooling apparatus |
US5810554A (en) * | 1995-05-31 | 1998-09-22 | Sanyo Denki Co., Ltd. | Electronic component cooling apparatus |
US5992511A (en) * | 1996-05-31 | 1999-11-30 | Sanyo Denki Co., Ltd. | Cooling apparatus for electronic element |
US6411510B2 (en) | 2000-02-08 | 2002-06-25 | Sanyo Denki Co., Ltd. | Heat sink-equipped cooling apparatus |
-
1989
- 1989-06-14 JP JP1149395A patent/JPH0315982A/ja active Pending
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5629834A (en) * | 1993-08-20 | 1997-05-13 | Sanyo Denki Co., Ltd. | Electronic component cooling apparatus |
US5615998A (en) * | 1994-07-12 | 1997-04-01 | Sanyo Denki Co., Ltd. | Electronic component cooling apparatus |
US5810554A (en) * | 1995-05-31 | 1998-09-22 | Sanyo Denki Co., Ltd. | Electronic component cooling apparatus |
US5910694A (en) * | 1995-05-31 | 1999-06-08 | Sanyo Denki Co., Ltd. | Electronic component cooling apparatus |
US6157104A (en) * | 1995-05-31 | 2000-12-05 | Sanyo Denki Co., Ltd. | Electronic component cooling apparatus |
US5992511A (en) * | 1996-05-31 | 1999-11-30 | Sanyo Denki Co., Ltd. | Cooling apparatus for electronic element |
US6411510B2 (en) | 2000-02-08 | 2002-06-25 | Sanyo Denki Co., Ltd. | Heat sink-equipped cooling apparatus |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPH0315982A (ja) | 論理シミュレーションシステム | |
US5526502A (en) | Memory interface | |
EP0401763B1 (en) | Timing signal generating system | |
US5515527A (en) | Method and system for measuring branch passing coverage in microprogram by use of memories for holding program addresses of instructions currently and latest executed for use in logic simulator | |
US6904472B2 (en) | Receiving device for receiving data | |
JP2006514364A (ja) | 自動化システムの機能ブロックの処理順序を決定するための方法および自動化システム | |
JPH05134007A (ja) | 半導体集積論理回路 | |
JPH11102379A (ja) | 信号名の付与方法 | |
JP4151241B2 (ja) | 半導体試験装置のピンレジスタ回路 | |
JPH0455774A (ja) | 同期型ff間のオーバディレイテスト方式 | |
JP2868038B2 (ja) | 半導体集積回路装置のテスト回路 | |
JP3275663B2 (ja) | ディジタル測定装置 | |
JPH11103307A (ja) | トリガ機能を持つ伝送システム及びその入出力信号の時間間隔測定方法 | |
SU993266A2 (ru) | Устройство дл тестового контрол цифровых узлов электронно-вычислительных машин | |
JPH03108068A (ja) | 論理回路の電気的検査方式 | |
JPS63197251A (ja) | 情報処理装置 | |
JPH0250267A (ja) | 配線経路表示装置 | |
JPH05151296A (ja) | メモリ付回路の論理検証装置および方法 | |
JP2500434B2 (ja) | 検査条件出力装置 | |
JPS59148949A (ja) | 電子計算機の分岐判定回路 | |
JPH06249925A (ja) | 半導体集積回路 | |
JPH023147B2 (ja) | ||
JPH04255037A (ja) | プログラム制御回路 | |
JPS59108128A (ja) | タイミング調整回路 | |
JP2000200297A (ja) | アナログ部品削除情報付与システム |