JP3275663B2 - ディジタル測定装置 - Google Patents
ディジタル測定装置Info
- Publication number
- JP3275663B2 JP3275663B2 JP28727995A JP28727995A JP3275663B2 JP 3275663 B2 JP3275663 B2 JP 3275663B2 JP 28727995 A JP28727995 A JP 28727995A JP 28727995 A JP28727995 A JP 28727995A JP 3275663 B2 JP3275663 B2 JP 3275663B2
- Authority
- JP
- Japan
- Prior art keywords
- additional
- main body
- additional devices
- signal
- measuring device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Testing Or Calibration Of Command Recording Devices (AREA)
Description
【０００１】
【産業上の利用分野】本発明はディジタル測定装置に関
し、更に詳言すれば、オプション・ボックス等の付加装
置を制御するインターフェース回路を備えたディジタル
測定装置に関するものである。
し、更に詳言すれば、オプション・ボックス等の付加装
置を制御するインターフェース回路を備えたディジタル
測定装置に関するものである。
【０００２】
【従来の技術】例えば、ディジタルオシロスコープのよ
うな測定装置においては、測定装置本体から制御するこ
とのできるオプション・ボックス等の装置が装置本体に
付加されて用いられる場合がある。このような付加装置
は、測定装置本体１台に対して１台のときもあれば、複
数台従属して用いられる場合もある。複数台の付加装置
が用いられる場合、装置本体と各付加装置との間にはイ
ンターフェース回路が設けられ、このインターフェース
回路を介して装置本体から各付加装置を制御するように
なっている。
うな測定装置においては、測定装置本体から制御するこ
とのできるオプション・ボックス等の装置が装置本体に
付加されて用いられる場合がある。このような付加装置
は、測定装置本体１台に対して１台のときもあれば、複
数台従属して用いられる場合もある。複数台の付加装置
が用いられる場合、装置本体と各付加装置との間にはイ
ンターフェース回路が設けられ、このインターフェース
回路を介して装置本体から各付加装置を制御するように
なっている。
【０００３】このように複数台の付加装置が従属的に接
続されるディジタル測定装置においては、測定装置本体
と付加装置との間のインターフェース回路として、汎用
のＧＰ−ＩＢ或いはＳＣＳＩ等が用いられている。この
ようなインターフェース回路では、複数台の付加装置個
々にアドレスと呼ばれる値を設定できるようになってい
て、それによって本体装置と各付加装置との間の通信上
の識別が行われるようになっている。このような方式は
汎用性があり、アドレスさえ重複しなければ複数台の付
加装置をつなぎ合わせることができ、その為従来より測
定装置本体と各付加装置との間のインターフェース回路
として多く用いられている。しかし、個々にアドレスを
設定（この設定は、測定装置本体の前面パネル，或いは
背面板のディップスイッチ等で行うことが出来るように
なっている）する為の煩わしさがあり、またアドレスを
重複して使用した場合、最悪接続されている全ての付加
装置が制御不能になってしまう恐れがある。
続されるディジタル測定装置においては、測定装置本体
と付加装置との間のインターフェース回路として、汎用
のＧＰ−ＩＢ或いはＳＣＳＩ等が用いられている。この
ようなインターフェース回路では、複数台の付加装置個
々にアドレスと呼ばれる値を設定できるようになってい
て、それによって本体装置と各付加装置との間の通信上
の識別が行われるようになっている。このような方式は
汎用性があり、アドレスさえ重複しなければ複数台の付
加装置をつなぎ合わせることができ、その為従来より測
定装置本体と各付加装置との間のインターフェース回路
として多く用いられている。しかし、個々にアドレスを
設定（この設定は、測定装置本体の前面パネル，或いは
背面板のディップスイッチ等で行うことが出来るように
なっている）する為の煩わしさがあり、またアドレスを
重複して使用した場合、最悪接続されている全ての付加
装置が制御不能になってしまう恐れがある。
【０００４】このような方式に対して、付加装置を専用
のものに限定した場合、制御する測定装置本体の制御回
路(CPU)のメモリ空間(I/O空間)に各付加装置のレジスタ
或いはメモリを割り当る方法が考えられる。この方法で
は、付加装置個々を固定のメモリ空間に割り当てると、
個々の付加装置の設定が不要になり、ソフトウエアの構
成も簡単になる特徴がある。反面、この方法だと接続方
法或いは付加装置の種類等が限定されることになるの
で、汎用性が乏しくなる。若し、汎用性を持たせるな
ら、個々にＧＰ−ＩＢ或いはＳＣＳＩのようにアドレス
設定ができるような構成を付加しなくてはならない。
のものに限定した場合、制御する測定装置本体の制御回
路(CPU)のメモリ空間(I/O空間)に各付加装置のレジスタ
或いはメモリを割り当る方法が考えられる。この方法で
は、付加装置個々を固定のメモリ空間に割り当てると、
個々の付加装置の設定が不要になり、ソフトウエアの構
成も簡単になる特徴がある。反面、この方法だと接続方
法或いは付加装置の種類等が限定されることになるの
で、汎用性が乏しくなる。若し、汎用性を持たせるな
ら、個々にＧＰ−ＩＢ或いはＳＣＳＩのようにアドレス
設定ができるような構成を付加しなくてはならない。
【０００５】
【発明が解決しようとする課題】本発明はこのような問
題点を解決する為になされたもので、その目的はオプシ
ョン・ボックス等の付加装置を複数台従属的に接続する
場合のインタフェス回路において、個々の付加装置にア
ドレス等の設定無しに汎用性のある接続方式を持ったデ
ィジタル測定装置を提供することにある。
題点を解決する為になされたもので、その目的はオプシ
ョン・ボックス等の付加装置を複数台従属的に接続する
場合のインタフェス回路において、個々の付加装置にア
ドレス等の設定無しに汎用性のある接続方式を持ったデ
ィジタル測定装置を提供することにある。
【０００６】
【課題を解決するための手段】本発明は、測定装置本体
に複数個の付加装置を従属的に接続するようにした測定
装置において、測定装置本体から見たメモリ空間を決定
するアドレス線の上位の数ビットに各付加装置を通る毎
に加算して次の付加装置に送る加算回路と、各付加装置
の種類を識別するＩＤレジスタとよりなるインターフェ
ース回路を前記各付加装置に設けるように構成したもの
である。以下図面を用いて本発明を説明する。
に複数個の付加装置を従属的に接続するようにした測定
装置において、測定装置本体から見たメモリ空間を決定
するアドレス線の上位の数ビットに各付加装置を通る毎
に加算して次の付加装置に送る加算回路と、各付加装置
の種類を識別するＩＤレジスタとよりなるインターフェ
ース回路を前記各付加装置に設けるように構成したもの
である。以下図面を用いて本発明を説明する。
【０００７】
【発明の実施の形態】図１は本発明に係わる測定装置の
概念を説明する為のブロック図である。図において、１
００は例えばディジタルオシロスコープのような測定装
置の本体を示すものである。１０〜４０は装置本体１０
０に従属的に接続(daisy chain方式による接続)された
複数個の付加装置（オプション・ボックス等)を示すも
ので、各付加装置は夫々加算器１１〜４１を備えてい
る。Ａｎ，Ａｎ−１はアドレス線の上位ビットを示すも
ので、そのアドレス線は各付加装置１０〜４０を通る毎
に加算器１１〜４１において“１”が加算され、次段に
送られる。アドレスＡｎ，Ａｎ−１は各付加装置におけ
る加算器１１〜４１を経て共に例えば“１”になると、
その付加装置はその付加装置がセレクトされたことを示
すセレクト信号を生成する。この場合、装置本体１００
側から見たアドレス空間は図２に示す如くなり、セレク
トする付加装置を何番目に接続したかによってアドレス
は一意に決まることになる。
概念を説明する為のブロック図である。図において、１
００は例えばディジタルオシロスコープのような測定装
置の本体を示すものである。１０〜４０は装置本体１０
０に従属的に接続(daisy chain方式による接続)された
複数個の付加装置（オプション・ボックス等)を示すも
ので、各付加装置は夫々加算器１１〜４１を備えてい
る。Ａｎ，Ａｎ−１はアドレス線の上位ビットを示すも
ので、そのアドレス線は各付加装置１０〜４０を通る毎
に加算器１１〜４１において“１”が加算され、次段に
送られる。アドレスＡｎ，Ａｎ−１は各付加装置におけ
る加算器１１〜４１を経て共に例えば“１”になると、
その付加装置はその付加装置がセレクトされたことを示
すセレクト信号を生成する。この場合、装置本体１００
側から見たアドレス空間は図２に示す如くなり、セレク
トする付加装置を何番目に接続したかによってアドレス
は一意に決まることになる。
【０００８】更に、各付加装置１０〜４０にはＩＤレジ
スタ（図示せず）が設けられており、アドレスＡｎ，Ａ
ｎ−１をデコードしてそのＩＤレジスタにEnable信号と
して加えることにより、装置本体１００はそのＩＤ−DA
TAから各付加装置の種類を識別する。装置本体１００は
そのＩＤ−DATAを基に、その種類に応じた制御を実行す
る。なお、装置本体１００からの各信号SIGは基本的に
は付加装置１０〜４０内をそのまま通って次段の付加装
置に送られるが、必要な信号は分岐して用いられるよう
になっている。
スタ（図示せず）が設けられており、アドレスＡｎ，Ａ
ｎ−１をデコードしてそのＩＤレジスタにEnable信号と
して加えることにより、装置本体１００はそのＩＤ−DA
TAから各付加装置の種類を識別する。装置本体１００は
そのＩＤ−DATAを基に、その種類に応じた制御を実行す
る。なお、装置本体１００からの各信号SIGは基本的に
は付加装置１０〜４０内をそのまま通って次段の付加装
置に送られるが、必要な信号は分岐して用いられるよう
になっている。
【０００９】このように、本発明においては、測定装置
本体から見たメモリ空間を決定するアドレス線の上位数
ビットに各付加装置を通る毎に加算して次の付加装置に
送る加算回路と、各付加装置の種類を識別するＩＤレジ
スタよりなるインータフェー回路を各付加装置に設ける
ことにより、複数個の付加装置の接続の仕方，或いは種
類を自由に選ぶことの出来るインターフェース回路を備
えたディジタル測定装置を得ることができる。
本体から見たメモリ空間を決定するアドレス線の上位数
ビットに各付加装置を通る毎に加算して次の付加装置に
送る加算回路と、各付加装置の種類を識別するＩＤレジ
スタよりなるインータフェー回路を各付加装置に設ける
ことにより、複数個の付加装置の接続の仕方，或いは種
類を自由に選ぶことの出来るインターフェース回路を備
えたディジタル測定装置を得ることができる。
【００１０】図３は本発明装置の一実施例を示す具体的
構成図である。図において、１００は測定装置本体、１
０〜４０は図１に示す如く測定装置本体１００に対して
従属的に接続された付加装置を示すものである。付加装
置１０において、１１は前記した加算器、１２はＩＤレ
ジスタ、１３はアンドゲート、１４はアドレスデコーダ
である。Ａｎ〜Ａ０は夫々アドレス線で、上位２ビット
のアドレス線Ａｎ，Ａｎ−１は加算器１１を介してアン
ドゲート１３に接続されている。このアンドゲートに
は、測定装置本体１００のメモリ空間で各付加装置全体
を選択する選択信号Opcsが加えられている。このような
構成の付加装置１０に従属接続される付加装置２０，３
０及び４０も付加装置１０と同一の構成となっており、
夫々加算器，ＩＤレジスタ、アンドゲート及びアドレス
デコーダを備えている。
構成図である。図において、１００は測定装置本体、１
０〜４０は図１に示す如く測定装置本体１００に対して
従属的に接続された付加装置を示すものである。付加装
置１０において、１１は前記した加算器、１２はＩＤレ
ジスタ、１３はアンドゲート、１４はアドレスデコーダ
である。Ａｎ〜Ａ０は夫々アドレス線で、上位２ビット
のアドレス線Ａｎ，Ａｎ−１は加算器１１を介してアン
ドゲート１３に接続されている。このアンドゲートに
は、測定装置本体１００のメモリ空間で各付加装置全体
を選択する選択信号Opcsが加えられている。このような
構成の付加装置１０に従属接続される付加装置２０，３
０及び４０も付加装置１０と同一の構成となっており、
夫々加算器，ＩＤレジスタ、アンドゲート及びアドレス
デコーダを備えている。
【００１１】アドレスＡｎ，Ａｎ−１及び信号Opcsが共
に“１”のとき、アンドゲート１３は付加装置１０〜４
０の内の１つの付加装置をセレクトしたことを示すセレ
クト信号BOXCSを出力する。アドレスデコーダ１４には
アンドゲート１３の出力線と、アドレス線Ａｎ−２〜Ａ
０が接続されており、このアドレスデコーダはアドレス
信号を複号してセレクト信号IDCSを生成し、このIDCS信
号はＩＤレジスタ１２に与えられる。ＩＤレジスタ１２
はセレクト信号IDCSがイネーブル信号としてこれに加え
られると、このＩＤレジスタは付加装置１０が何の種類
であるか、その種類を示す信号DATAを装置本体１００に
出力する。装置本体１００は、受信したDATAを基に付加
装置１０にこの付加装置の種類に応じた制御信号を信号
線SIGを介してセレクトした付加装置に送出する。
に“１”のとき、アンドゲート１３は付加装置１０〜４
０の内の１つの付加装置をセレクトしたことを示すセレ
クト信号BOXCSを出力する。アドレスデコーダ１４には
アンドゲート１３の出力線と、アドレス線Ａｎ−２〜Ａ
０が接続されており、このアドレスデコーダはアドレス
信号を複号してセレクト信号IDCSを生成し、このIDCS信
号はＩＤレジスタ１２に与えられる。ＩＤレジスタ１２
はセレクト信号IDCSがイネーブル信号としてこれに加え
られると、このＩＤレジスタは付加装置１０が何の種類
であるか、その種類を示す信号DATAを装置本体１００に
出力する。装置本体１００は、受信したDATAを基に付加
装置１０にこの付加装置の種類に応じた制御信号を信号
線SIGを介してセレクトした付加装置に送出する。
【００１２】なお、RDは装置本体１００から付加装置１
０〜４０内の情報を読み込む際に、イネーブルとして出
力される信号を示し、又図１で説明した如く装置本体１
００からの各信号SIGは基本的には付加装置１０〜４０
内をそのまま通って次段の付加装置に送られるが、必要
な信号は分岐して用いられるようになっている。
０〜４０内の情報を読み込む際に、イネーブルとして出
力される信号を示し、又図１で説明した如く装置本体１
００からの各信号SIGは基本的には付加装置１０〜４０
内をそのまま通って次段の付加装置に送られるが、必要
な信号は分岐して用いられるようになっている。
【００１３】このような構成において、装置本体１００
より送られて来るアドレスＡｎ−１，Ａｎが共に“１”
であると、付加装置１０では加算器１１で＋１されてＡ
ｎ−１，Ａｎは共に“０”になるが、付加装置２０では
Ａｎ−１が“１”，Ａｎが“０”に、付加装置３０では
Ａｎ−１が“０”，Ａｎが“１”に、そして付加装置４
０ではＡｎ−１，Ａｎが共に“１”となる。装置本体１
００より送られて来るアドレスＡｎ−１が“０”で，Ａ
ｎが“１”の場合には、初段の付加装置１０において加
算器１１で＋１が加算されて共に“１”になる。このア
ドレスＡｎ−１，Ａｎは、付加装置１０のアンドゲート
１３に加えられる。アンドゲート１３には本体１００の
メモリ空間で付加装置全体をセレクトする信号OPCSが加
えられている。このOPCS信号はどの付加装置とアクセス
してもイネーブルになるようになっている。アンドゲー
ト１３においてこのOPCS信号とＡｎ，Ａｎ−１のアンド
がとられ、付加装置内のセレクト信号BOXCSを生成す
る。
より送られて来るアドレスＡｎ−１，Ａｎが共に“１”
であると、付加装置１０では加算器１１で＋１されてＡ
ｎ−１，Ａｎは共に“０”になるが、付加装置２０では
Ａｎ−１が“１”，Ａｎが“０”に、付加装置３０では
Ａｎ−１が“０”，Ａｎが“１”に、そして付加装置４
０ではＡｎ−１，Ａｎが共に“１”となる。装置本体１
００より送られて来るアドレスＡｎ−１が“０”で，Ａ
ｎが“１”の場合には、初段の付加装置１０において加
算器１１で＋１が加算されて共に“１”になる。このア
ドレスＡｎ−１，Ａｎは、付加装置１０のアンドゲート
１３に加えられる。アンドゲート１３には本体１００の
メモリ空間で付加装置全体をセレクトする信号OPCSが加
えられている。このOPCS信号はどの付加装置とアクセス
してもイネーブルになるようになっている。アンドゲー
ト１３においてこのOPCS信号とＡｎ，Ａｎ−１のアンド
がとられ、付加装置内のセレクト信号BOXCSを生成す
る。
【００１４】下表は、装置本体１００側からみた付加装
置夫々のメモリ空間を示すものである。 上表より明らかなように、装置本体１００から見える付
加装置１０〜４０のメモリ空間は一意に決まるものであ
る。若し、付加装置１０と２０を逆に接続すると、上記
マップの位置が入れ替わることになる。
置夫々のメモリ空間を示すものである。 上表より明らかなように、装置本体１００から見える付
加装置１０〜４０のメモリ空間は一意に決まるものであ
る。若し、付加装置１０と２０を逆に接続すると、上記
マップの位置が入れ替わることになる。
【００１５】前記のように、付加装置１０にはこの付加
装置の種類を示すＩＤレジスタ１２が内蔵されている。
電源投入時，或いは手動からの設定時に、装置本体１０
０のアドレス空間のどの部分に何の付加装置が割り当て
られているかを調べる為に、定められた空間，例えば付
加装置１０におけるメモリ空間内の先頭アドレス番地が
このＩＤレジスタ１２に割当られている。アドレスデコ
ーダ１４は、セレクト信号IDCSをＩＤレジスタ１２のイ
ネーブル信号としてこのＩＤレジスタに出力する。他の
付加装置２０〜４０にも同様に夫々の付加装置の種類を
示すＩＤレジスタが設けられている。
装置の種類を示すＩＤレジスタ１２が内蔵されている。
電源投入時，或いは手動からの設定時に、装置本体１０
０のアドレス空間のどの部分に何の付加装置が割り当て
られているかを調べる為に、定められた空間，例えば付
加装置１０におけるメモリ空間内の先頭アドレス番地が
このＩＤレジスタ１２に割当られている。アドレスデコ
ーダ１４は、セレクト信号IDCSをＩＤレジスタ１２のイ
ネーブル信号としてこのＩＤレジスタに出力する。他の
付加装置２０〜４０にも同様に夫々の付加装置の種類を
示すＩＤレジスタが設けられている。
【００１６】ここで、図４のフローで示す如く、装置本
体１００は付加装置１０〜４０の情報を読み込む際に、
イネーブル信号としてRD信号を夫々の付加装置に出力す
る。これにより、装置本体１００は各ＩＤレジスタより
付加装置１０〜４０の種類を読み込む（ステップ）。
この場合、DATAラインは装置本体１００側でプルアップ
されており、付加装置１０〜４０が接続されていない場
合にはDATAラインを介してID-DATAは全て“ハイ”で装
置本体１００側に返るようになっており、“ハイ”で返
ったとき、装置本体１００はアクセスするのを禁止する
（ステップ，）。ID-DATAが“ハイ”でない場合、
装置本体１００はID-DATAから付加装置１０〜４０の種
類を判別する（ステップ）。装置本体１００は種類を
判別した後、その種類に合った制御を信号線SIGを介し
て実行する（ステップ）。
体１００は付加装置１０〜４０の情報を読み込む際に、
イネーブル信号としてRD信号を夫々の付加装置に出力す
る。これにより、装置本体１００は各ＩＤレジスタより
付加装置１０〜４０の種類を読み込む（ステップ）。
この場合、DATAラインは装置本体１００側でプルアップ
されており、付加装置１０〜４０が接続されていない場
合にはDATAラインを介してID-DATAは全て“ハイ”で装
置本体１００側に返るようになっており、“ハイ”で返
ったとき、装置本体１００はアクセスするのを禁止する
（ステップ，）。ID-DATAが“ハイ”でない場合、
装置本体１００はID-DATAから付加装置１０〜４０の種
類を判別する（ステップ）。装置本体１００は種類を
判別した後、その種類に合った制御を信号線SIGを介し
て実行する（ステップ）。
【００１７】なお、実施例では最大４台の付加装置を接
続するようにした場合について説明したが、加算器を通
るアドレスを増加させることにより、８台或いは１６台
等，付加装置の台数を増やすことが可能となる。
続するようにした場合について説明したが、加算器を通
るアドレスを増加させることにより、８台或いは１６台
等，付加装置の台数を増やすことが可能となる。
【００１８】
【発明の効果】本発明によれば、装置本体を通る度にア
ドレス線の一部に加算器を介するようにすると共に、個
々の付加装置に種類別にＩＤを備えたインターフェース
回路を設けることにより、従来ディップスイッチ等によ
りアドレスを設定していた作業が不要になり、単に付加
装置を接続するだけで良いので、アドレスが重なって制
御不能になるということはなくなる。更に、本発明にお
いては、本体側からみたアドレス空間に一意に夫々の付
加装置が配置されることになるので、種類別の固有のＩ
Ｄでも同種の付加装置を複数接続することが可能になる
等の効果を有するインターフェース回路を備えたディジ
タル測定装置を簡単な構成により実現することができる
効果がある。
ドレス線の一部に加算器を介するようにすると共に、個
々の付加装置に種類別にＩＤを備えたインターフェース
回路を設けることにより、従来ディップスイッチ等によ
りアドレスを設定していた作業が不要になり、単に付加
装置を接続するだけで良いので、アドレスが重なって制
御不能になるということはなくなる。更に、本発明にお
いては、本体側からみたアドレス空間に一意に夫々の付
加装置が配置されることになるので、種類別の固有のＩ
Ｄでも同種の付加装置を複数接続することが可能になる
等の効果を有するインターフェース回路を備えたディジ
タル測定装置を簡単な構成により実現することができる
効果がある。
【図１】本発明に係わる測定装置の概念を説明する為の
である。
である。
【図２】付加装置のメモリマップを示す図である。
【図３】本発明に係わる測定装置の一実施例を示した構
成図である。
成図である。
【図４】本発明に係わる測定装置の動作を説明する為の
フローである。
フローである。
１００ 装置本体 １０〜４０ 付加装置 １１ 加算器 １２ ＩＤレジスタ １３ アンドゲート １４ アドレスデコーダ
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G01D 21/00 G01R 13/20
Claims (1)
- 【請求項１】測定装置本体に複数個の付加装置を従属的
に接続するようにしたディジタル測定装置において、 測定装置本体から見たメモリ空間を決定するアドレス線
の上位の数ビットに各付加装置を通る毎に加算して次の
付加装置に送る加算回路と、各付加装置の種類を識別す
るＩＤレジスタとよりなるインターフェース回路を前記
各付加装置に設けたことを特徴とするディジタル測定装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28727995A JP3275663B2 (ja) | 1995-11-06 | 1995-11-06 | ディジタル測定装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28727995A JP3275663B2 (ja) | 1995-11-06 | 1995-11-06 | ディジタル測定装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09126835A JPH09126835A (ja) | 1997-05-16 |
| JP3275663B2 true JP3275663B2 (ja) | 2002-04-15 |
Family
ID=17715351
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28727995A Expired - Fee Related JP3275663B2 (ja) | 1995-11-06 | 1995-11-06 | ディジタル測定装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3275663B2 (ja) |
-
1995
- 1995-11-06 JP JP28727995A patent/JP3275663B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09126835A (ja) | 1997-05-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6292854B1 (en) | Method and apparatus for providing high quality audio in a computer system | |
| US7434108B2 (en) | Masking within a data processing system having applicability for a development interface | |
| KR960035290A (ko) | 데이타 프로세싱 시스템의 버스 로딩 분배 방법과 장치 | |
| JP3275663B2 (ja) | ディジタル測定装置 | |
| KR970029620A (ko) | 마이크로 제어유닛을 접속하는 외부팽창 버스 인터패이스회로 및 이 외부팽창 버스 인터패이스 회로를 결합하는 디지탈 기록 및 재생장치 | |
| JP3181301B2 (ja) | バス拡張システム | |
| JP3172003B2 (ja) | 集積回路試験装置 | |
| JP2720792B2 (ja) | フレーム多重プロトコル用ｔｅｉマッピング検索方式 | |
| JPH0315982A (ja) | 論理シミュレーションシステム | |
| JPS63197251A (ja) | 情報処理装置 | |
| JPH05256914A (ja) | テスト回路 | |
| JP3125950B2 (ja) | 特定用途向け集積回路 | |
| JP2578752Y2 (ja) | Ｉｃテスタ | |
| JPS59151371A (ja) | 半導体メモリ素子 | |
| JP3018886B2 (ja) | プローブ設定方法 | |
| JPH09269890A (ja) | エンディアン変換方式 | |
| JPH0944412A (ja) | メモリ試験回路 | |
| JPS62226255A (ja) | ユニツト番号設定方式 | |
| JPH08286971A (ja) | メモリコントローラ | |
| JPH03250379A (ja) | 画像処理装置の高速処理方式 | |
| JPH11143766A (ja) | 情報処理装置 | |
| JPS59211147A (ja) | スキヤンアドレス生成方式 | |
| JPH0580889A (ja) | リアルタイムプロセツサ装置のユニツト初期化装置 | |
| JP2000294000A (ja) | 半導体記憶装置 | |
| JPS6118992A (ja) | 表示制御装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080208 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080208 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090208 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100208 Year of fee payment: 8 |
|
| LAPS | Cancellation because of no payment of annual fees |