JPH06249925A

JPH06249925A - 半導体集積回路

Info

Publication number: JPH06249925A
Application number: JP5038875A
Authority: JP
Inventors: Tomohiro Fukuoka; 智博福岡
Original assignee: Fujitsu VLSI Ltd; Fujitsu Ltd
Current assignee: Fujitsu VLSI Ltd; Fujitsu Ltd
Priority date: 1993-02-26
Filing date: 1993-02-26
Publication date: 1994-09-09

Abstract

(57)【要約】【目的】本発明は繰り返しパターンを備えた半導体集積
回路において、データパスやテストパターンの削減及び
試験時間の短縮を図ることを目的とする。【構成】繰り返し回路３には該繰り返し回路３に共通の
入力データを入力するデータ入力回路２と、該繰り返し
回路３の出力信号を比較する比較回路７とが接続され
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は半導体集積回路の動作
試験に関するものである。近年、半導体集積回路では同
一構成の回路が多数設けられる等により、その回路規模
が益々大規模化されている。このような半導体集積回路
では、その動作試験に必要なテストパターンが複雑化
し、かつ動作試験に要する時間も増大して試験コストが
上昇する原因となっている。そこで、このような半導体
集積回路においてテストパターンの簡略化及び試験時間
の短縮を図ることが必要となっている。

【０００２】

【従来の技術】従来、例えば加算器、カウンタ等のよう
に多ビットの繰り返しパターンを持つ回路を備えた半導
体集積回路の動作試験を行う場合には、試験装置にあら
かじめ多ビットの繰り返しパターンに対応するテストパ
ターンを設定し、そのテストパターンを入力端子から入
力して、前記加算器、カウンタ等を動作させる。

【０００３】そして、出力端子から出力される出力信号
を前記試験装置で期待値と比較することにより、多ビッ
トの加算器、カウンタ等を備えた内部回路が正常に動作
しているか否かが判定される。

【０００４】このような動作試験において、前記加算器
やカウンタに対し、同時にテストパターンを入力しよう
とすると、各加算器やカウンタと入力端子とをそれぞれ
接続するデータパスが必要となる。また、前記加算器や
カウンタの出力信号を出力端子から並行に取り出して、
その出力信号と期待値とを前記試験装置で同時に比較し
ようとすると、各加算器やカウンタと多数の出力端子と
をそれぞれ接続するデータパスが必要となる。

【０００５】そこで、動作試験に必要な入力端子や出力
端子及びデータパスを削減するために、例えば多ビット
の加算器を数ビット毎のブロックに分割し、これらを時
分割で順次動作させて、動作試験を行う構成が提案され
ている。

【０００６】すなわち、多ビットの加算器を数ビット毎
のブロックに分割し、各ブロックを共通のデータパスで
入力端子及び出力端子に接続することにより、動作試験
に使用する入出力端子及びデータパスを削減することが
可能となる。また、数ビット毎にテストパターンを入力
すればよいので、テストパターンのデータ量を削減する
ことも可能となる。

【０００７】

【発明が解決しようとする課題】ところが、上記のよう
な動作試験では多ビットの加算器を複数のブロックに分
割し、これらのブロックを時分割で動作させるため、試
験時間を短縮することができない。

【０００８】従って、試験コストを充分に低減すること
ができないという問題点がある。この発明の目的は、繰
り返しパターンを備えた半導体集積回路において、デー
タパスやテストパターンの削減及び試験時間の短縮を図
ることにある。

【０００９】

【課題を解決するための手段】図１は請求項１の発明の
原理説明図である。すなわち、それぞれ同一の動作を行
う複数の繰り返し回路３を備えた半導体集積回路で、前
記繰り返し回路３には該繰り返し回路３に共通の入力デ
ータを入力するデータ入力回路２と、該繰り返し回路３
の出力信号を比較する比較回路７とが接続される。

【００１０】また、請求項２では図２に示すように、そ
れぞれ同一の動作を行う複数の繰り返し回路３ａ〜３ｄ
を備えた半導体集積回路で、前記繰り返し回路３ａ〜３
ｄには該繰り返し回路３ａ〜３ｄに共通の入力データを
入力するデータ入力回路２ａ〜２ｈと、該繰り返し回路
３ａ〜３ｄの出力信号を比較する比較回路７とを接続
し、前記繰り返し回路３ａ〜３ｄのいずれか一つの出力
信号を出力する出力装置Ｔo とが備えられる。

【００１１】また、請求項３では図２に示すように多ビ
ット構成の加算器３ａ〜３ｄを備えた半導体集積回路
で、動作試験時には同一動作を行う複数のブロックに前
記加算器３ａ〜３ｄを分割するキャリー制御回路４ａ〜
４ｃと、動作試験時には前記分割された加算器３ａ〜３
ｄに共通の入力データを入力するセレクタ回路２ａ〜２
ｈと、前記分割された加算器３ａ〜３ｄの出力信号を比
較する比較器７とが備えられる。

【００１２】

【作用】請求項１の発明では、データ入力回路２から入
力された入力データに基づいて繰り返し回路３は所定の
処理動作を行い、その動作に基づく各繰り返し回路３の
出力信号が比較回路７で比較される。従って、比較回路
７の比較結果に基づいて各繰り返し回路３が同一の動作
を行ったか否かが判定される。

【００１３】請求項２の発明では、データ入力回路２ａ
〜２ｈから入力された入力データに基づいて繰り返し回
路３ａ〜３ｄは所定の処理動作を行い、その動作に基づ
く各繰り返し回路３ａ〜３ｄの出力信号が比較回路７で
比較される。従って、比較回路の比較結果に基づいて各
繰り返し回路３が同一の動作を行ったか否かが判定され
る。また、出力装置Ｔo から出力される出力信号に基づ
いて繰り返し回路３ａ〜３ｄの出力信号の内容を確認可
能となる。

【００１４】請求項３の発明では、動作試験時にはキャ
リー制御回路４ａ〜４ｃの動作に基づいて加算器３ａ〜
３ｄが独立した加算器として動作する。そして、セレク
タ回路２ａ〜２ｈを介して加算器３ａ〜３ｄに共通の入
力データが入力され、その入力データに基づく各加算器
３ａ〜３ｄの出力信号が比較器７で比較される。従っ
て、比較器７の比較結果に基づいて各加算器３ａ〜３ｄ
が同一の動作を行ったか否かが判定される。

【００１５】

【実施例】以下、この発明を具体化した一実施例を図２
〜図５に従って説明する。図２は１６ビットの加算器
と、その加算器の動作試験を行うための試験回路を備え
た半導体集積回路を示す。すなわち、論理回路１には通
常動作時には複数の入力信号ＤＩが入力され、試験動作
時には後記加算器３ａ〜３ｄに入力される４ビットずつ
の入力データＡin，Ｂinが入力信号ＤＩとして入力され
る。

【００１６】前記論理回路１には８個のセレクタ回路２
ａ〜２ｈが接続され、同セレクタ回路２ａ〜２ｈには同
論理回路１からそれぞれ４ビットの出力信号が入力され
る。また、前記セレクタ回路２ａ，２ｃ，２ｅ，２ｇに
は前記入力データＡinが直接入力され、前記セレクタ回
路２ｂ，２ｄ，２ｆ，２ｈには前記入力データＢinが直
接入力される。

【００１７】前記各セレクタ回路２ａ〜２ｈはそれぞれ
二つの入力データのいずれか一つを選択して出力する。
そして、前記セレクタ回路２ａ，２ｂの４ビットずつの
出力信号は４ビットの加算器３ａに出力され、前記セレ
クタ回路２ｃ，２ｄの４ビットずつの出力信号は４ビッ
トの加算器３ｂに出力される。

【００１８】また、前記セレクタ回路２ｅ，２ｆの４ビ
ットずつの出力信号は４ビットの加算器３ｃに出力さ
れ、前記セレクタ回路２ｇ，２ｈの４ビットずつの出力
信号は４ビットの加算器３ｄに出力される。

【００１９】前記各加算器３ａ〜３ｄ間にはキャリー制
御回路４ａ〜４ｃが配設され、各キャリー制御回路４ａ
〜４ｃが動作している時は、各加算器３ａ〜３ｄが一体
に動作して１６ビットの加算器として動作する。

【００２０】すなわち、前記キャリー制御回路４ｃが動
作していれば、前記加算器３ｄの桁上がり信号であるキ
ャリーアウト信号Ｃo は前記加算器３ｃにキャリーイン
信号Ｃi として入力される。

【００２１】また、前記キャリー制御回路４ｂが動作し
ていれば、前記加算器３ｃのキャリーアウト信号Ｃo
は、前記加算器３ｂにキャリーイン信号Ｃi として入力
される。

【００２２】また、前記キャリー制御回路４ａが動作し
ていれば、前記加算器３ｂのキャリーアウト信号Ｃo
は、前記加算器３ａにキャリーイン信号Ｃi として入力
される。

【００２３】また、各キャリー制御回路４ａ〜４ｃが動
作しない状態では、各加算器３ａ〜３ｄはそれぞれ独立
した４ビットの加算器として動作する。前記キャリー制
御回路４ａ〜４ｃにはテストモード信号バーＴＥＳＴ
と、制御信号ＣＮＴＬが入力されている。また、前記テ
ストモード信号バーＴＥＳＴはＮＯＲ回路５ａの一方の
入力端子に入力され、前記制御信号ＣＮＴＬはインバー
タ回路６ａを介してＮＯＲ回路５ａの他方の入力端子に
入力されている。

【００２４】前記ＮＯＲ回路５ａの出力信号は加算器３
ｄにキャリーイン信号Ｃi として入力されている。前記
加算器３ａ〜３ｄの各４ビットの出力信号と各キャリー
アウト信号Ｃo はそれぞれ５ビットの出力信号として比
較器７に入力される。前記比較器７は各加算器３ａ〜３
ｄの５ビットの出力信号が同一であるか否かを比較し、
その比較結果を出力信号ＡＮＳとして出力する。

【００２５】また、前記加算器３ｄの出力信号及びキャ
リーアウト信号Ｃo は前記比較器７以外に出力装置とし
ての外部端子へ出力信号ＯＵＴとして出力される。ま
た、前記各加算器３ａ〜３ｄの各４ビットの出力信号
は、テストモード時以外では、１６ビットの出力信号と
して所定の出力端子（図示しない）に出力される。

【００２６】前記セレクタ回路２ａ〜２ｈは同一構成で
あるので、セレクタ回路２ａについてその構成を図３に
従って説明する。前記論理回路１から入力される入力デ
ータＡ０〜Ａ３と、前記入力データＡinが直接入力され
る入力データａ０〜ａ３は、各ビットの入力回路である
ＡＮＤ回路８ａ，８ｂの一方の入力端子に入力されてい
る。前記各ＡＮＤ回路８ａの他方の入力端子には前記テ
ストモード信号バーＴＥＳＴが入力され、前記各ＡＮＤ
回路８ｂの他方の入力端子には前記テストモード信号バ
ーＴＥＳＴがインバータ回路６ｂを介して入力されてい
る。

【００２７】前記各ＡＮＤ回路８ａ，８ｂの出力信号は
ＮＯＲ回路５ｂにそれぞれ入力され、同ＮＯＲ回路５ｂ
の出力信号はインバータ回路６ｃを介して出力信号Ｑ０
〜Ｑ３として出力される。

【００２８】従って、前記テストモード信号バーＴＥＳ
ＴがＬレベルとなると、各ビットの各ＡＮＤ回路８ａの
出力信号はＬレベルに固定されるため、前記入力データ
ａ０〜ａ３が出力信号Ｑ０〜Ｑ３として出力される。

【００２９】また、前記テストモード信号バーＴＥＳＴ
がＨレベルとなると、各ビットの各ＡＮＤ回路８ｂの出
力信号はＬレベルに固定されるため、前記入力データＡ
０〜Ａ３が出力信号Ｑ０〜Ｑ３として出力される。

【００３０】前記キャリー制御回路４ａ〜４ｃは同一構
成であるので、キャリー制御回路４ａについてその構成
を図４に従って説明する。前記制御信号ＣＮＴＬはＮＡ
ＮＤ回路９ａの一方の入力端子に入力され、前記テスト
モード信号バーＴＥＳＴはインバータ回路６ｄを介して
同ＮＡＮＤ回路９ａの他方の入力端子に入力されてい
る。

【００３１】前記テストモード信号バーＴＥＳＴはＮＡ
ＮＤ回路９ｂの一方の入力端子に入力され、同ＮＡＮＤ
回路９ｂの他方の入力端子には前記キャリーアウト信号
Ｃoが入力されている。そして、前記ＮＡＮＤ回路９
ａ，９ｂの出力信号はＮＡＮＤ回路９ｃに入力され、同
ＮＡＮＤ回路９ｃからキャリーイン信号Ｃi が出力され
る。

【００３２】従って、前記テストモード信号バーＴＥＳ
ＴがＨレベルとなると、ＮＡＮＤ回路９ａの出力信号は
Ｈレベルに固定され、ＮＡＮＤ回路９ｂに入力されるキ
ャリーアウト信号Ｃo がＮＡＮＤ回路９ｃからキャリー
イン信号Ｃi として出力される。

【００３３】また、前記テストモード信号バーＴＥＳＴ
がＬレベルとなると、ＮＡＮＤ回路９ｂの出力信号がＨ
レベルに固定され、ＮＡＮＤ回路９ａに入力される制御
信号ＣＮＴＬがＮＡＮＤ回路９ｃからキャリーイン信号
Ｃi として出力される。

【００３４】前記加算器３ａ〜３ｄは同一構成であり、
図５に示す構成となっている。このような構成により、
例えば加算器３ａではセレクタ回路２ａから出力される
４ビットの出力信号Ｑａ０〜Ｑａ３と、セレクタ回路２
ｂから出力される４ビットの出力信号Ｑｂ０〜Ｑｂ３と
が加算される。そして、加算結果が４ビットの出力信号
Ｓ０〜Ｓ３として出力される。

【００３５】このとき、キャリーイン信号Ｃi が入力さ
れれば、最下位ビットの出力信号Ｓ０に同キャリーイン
信号Ｃi が加算される。また、各出力信号Ｓ０〜Ｓ３が
すべて「１」となった状態からさらに加算されて桁上が
りする場合には、キャリーアウト信号Ｃo が出力され
る。

【００３６】さて、上記のように構成された加算器３ａ
〜３ｄの動作試験を行う場合には、まずテストモード信
号バーＴＥＳＴがＬレベルに設定される。すると、ＮＯ
Ｒ回路５ａの出力信号として加算器３ｄに入力されるキ
ャリーイン信号Ｃi は制御信号ＣＮＴＬで設定され、同
制御信号ＣＮＴＬにはＬレベルが入力されて、同キャリ
ーイン信号Ｃi はＬレベルに固定される。

【００３７】また、Ｌレベルのテストモード信号バーＴ
ＥＳＴが各セレクタ回路２ａ〜２ｈに入力されると、各
セレクタ回路２ａ〜２ｈでは前記入力データＡinあるい
は同Ｂinが論理回路１を介することなく直接入力される
状態となる。

【００３８】また、キャリー制御回路４ａ〜４ｃではＬ
レベルのテストモード信号バーＴＥＳＴにより、前記制
御信号ＣＮＴＬがＮＡＮＤ回路９ｃから出力される状態
となる。従って、Ｌレベルの制御信号ＣＮＴＬに基づい
て同キャリー制御回路４ａ〜４ｃから出力されるキャリ
ーイン信号Ｃi はＬレベルに固定されるため、各加算器
３ａ〜３ｄはそれぞれ独立した４ビットの加算器として
動作する。

【００３９】この状態で、試験装置からそれぞれ４ビッ
トずつの入力データＡin，Ｂinが入力されると、同入力
データＡin，Ｂinはセレクタ回路２ａ〜２ｈを介してそ
れぞれ各加算器３ａ〜３ｄに入力される。

【００４０】各加算器３ａ〜３ｄは入力データＡin，Ｂ
inを加算してその加算結果をキャリーアウト信号Ｃo を
含めて５ビットの出力信号として比較器７に出力する。
比較器７は各加算器３ａ〜３ｄの出力信号を比較して出
力する。すなわち、各加算器３ａ〜３ｄに入力される入
力データＡin，Ｂinは同一データであり、各加算器３ａ
〜３ｄが正常に動作しているとすれば、各加算器３ａ〜
３ｄの出力信号は一致するはずである。

【００４１】この結果、比較器７は例えば各加算器３ａ
〜３ｄの出力信号が一致すればＨレベルの信号を出力信
号ＡＮＳとして出力し、一致しなければＬレベルの信号
を出力信号ＡＮＳとして出力する。

【００４２】従って、比較器７の出力信号ＡＮＳを試験
装置で判定することにより、各加算器３ａ〜３ｄが正常
に動作しているか否かを判定可能である。また、各加算
器３ａ〜３ｄの出力信号が一致した場合でも、各加算器
３ａ〜３ｄが正常に動作していない可能性があるため、
加算器３ｄの出力信号ＯＵＴと入力データＡin，Ｂinの
正確な加算値を試験装置で比較してもよい。この結果、
判定結果の精度をさらに向上させることができる。

【００４３】一方、各加算器３ａ〜３ｄを通常の１６ビ
ットの加算器として使用する場合には、テストモード信
号バーＴＥＳＴをＨレベルとする。すると、加算器３ｄ
のキャリーイン信号Ｃi はＬレベルに固定される。ま
た、各セレクタ回路２ａ〜２ｈでは入力信号ＤＩに基づ
く入力データが同論理回路１から入力される状態とな
る。

【００４４】キャリー制御回路４ａ〜４ｃでは、テスト
モード信号バーＴＥＳＴがＨレベルとなると、入力され
るキャリーアウト信号Ｃo がキャリーイン信号Ｃi とし
て出力される。

【００４５】このような状態では、論理回路１から各セ
レクタ回路２ａ〜２ｈを介して各加算器３ａ〜３ｄにそ
れぞれ４ビットずつの入力データＱａ０〜Ｑａ３，Ｑｂ
０〜Ｑｂ３が入力される。そして、各加算器３ａ〜３ｄ
とキャリー制御回路４ａ〜４ｃとで１６ビットの加算が
行われ、その加算結果が所定の出力端子に出力される。

【００４６】以上のようにこの加算器３ａ〜３ｄは、通
常動作時には論理回路１から出力されるデータに基づい
て１６ビットの加算器として動作する。一方、動作試験
時には各加算器３ａ〜３ｄはそれぞれ独立した４ビット
の加算器として動作し、試験装置から入力される入力デ
ータＡin，Ｂinに基づいて４ビットの加算を行う。そし
て、各加算器３ａ〜３ｄの出力信号を比較器７で比較す
ることにより、各加算器３ａ〜３ｄが正常に動作してい
るか否かを判定することができる。

【００４７】従って、各加算器３ａ〜３ｄを時分割で動
作させることなく、同時に動作させて動作試験を行うこ
とができるので、動作試験に要する時間を短縮すること
ができる。

【００４８】そして、各加算器３ａ〜３ｄの出力信号を
比較器７で比較し、その比較結果のみを外部へ出力すれ
ばよいので、処理結果を外部へ導くためのデータパスを
削減することができる。

【００４９】また、動作試験時の入力データＡin，Ｂin
の試験パターンに関わらず、比較器７から出力される比
較結果の期待値は常に同一である。このため、入力デー
タＡin，Ｂinとして入力される試験パターンは簡略化さ
れた任意のパターンでよく、試験装置から入力する以外
に、このような試験パターンを自動的に発生する試験回
路を内部回路として設けることも容易である。

【００５０】

【発明の効果】以上詳述したように、この発明は繰り返
しパターンを備えた半導体集積回路において、データパ
スやテストパターンの削減及び試験時間の短縮を図るこ
とができる優れた効果を発揮する。

【図面の簡単な説明】

【図１】本発明の原理説明図である。

【図２】本発明の一実施例を示すブロック図である。

【図３】一実施例のセレクタ回路を示す論理回路図であ
る。

【図４】一実施例のキャリー制御回路を示す論理回路図
である。

【図５】加算器を示す論理回路図である。

【符号の説明】

２データ入力回路（セレクタ回路）３繰り返し回路（加算器）４ａ〜４ｃキャリー制御回路７比較回路（比較器）Ｔo 出力装置（出力端子）

Claims

【特許請求の範囲】

【請求項１】それぞれ同一の動作を行う複数の繰り返
し回路（３）を備えた半導体集積回路であって、前記繰り返し回路（３）には該繰り返し回路（３）に共
通の入力データを入力するデータ入力回路（２）と、該
繰り返し回路（３）の出力信号を比較する比較回路
（７）とを接続したことを特徴とする半導体集積回路。
【請求項２】それぞれ同一の動作を行う複数の繰り返
し回路（３）を備えた半導体集積回路であって、前記繰り返し回路（３）には該繰り返し回路（３）に共
通の入力データを入力するデータ入力回路（２）と、該
繰り返し回路（３）の出力信号を比較する比較回路
（７）とを接続し、前記繰り返し回路（３）のいずれか
一つの出力信号を出力する出力装置（Ｔo ）とを備えた
ことを特徴とする半導体集積回路。
【請求項３】多ビット構成の加算器（３ａ〜３ｄ）を
備えた半導体集積回路であって、動作試験時には同一動作を行う複数のブロックに前記加
算器（３ａ〜３ｄ）を分割するセレクタ回路（４ａ〜４
ｃ）と、動作試験時には前記分割された加算器（３ａ〜
３ｄ）に共通の入力データを入力するセレクタ回路（２
ａ〜２ｈ）と、前記分割された加算器（３ａ〜３ｄ）の
出力信号を比較する比較器（７）とを備えたことを特徴
とする半導体集積回路。