JPH0534414A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH0534414A JPH0534414A JP3193360A JP19336091A JPH0534414A JP H0534414 A JPH0534414 A JP H0534414A JP 3193360 A JP3193360 A JP 3193360A JP 19336091 A JP19336091 A JP 19336091A JP H0534414 A JPH0534414 A JP H0534414A
- Authority
- JP
- Japan
- Prior art keywords
- test
- input
- macros
- macro
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
- Y02E60/00—Enabling technologies; Technologies with a potential or indirect contribution to GHG emissions mitigation
- Y02E60/10—Energy storage using batteries
Landscapes
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】
【目的】同一機能の複数個のマクロが存在する場合のテ
スト時間の短縮を図る。 【構成】２個以上のマクロの出力を別々のセレクタに入
力しておき、外部から与えられるモード信号によってセ
レクタはマクロの出力を選択し出力する構成で、テスト
パターンも図２に示すように、一度のテストで２個以上
のマクロのテストをするための期待値を含む。
スト時間の短縮を図る。 【構成】２個以上のマクロの出力を別々のセレクタに入
力しておき、外部から与えられるモード信号によってセ
レクタはマクロの出力を選択し出力する構成で、テスト
パターンも図２に示すように、一度のテストで２個以上
のマクロのテストをするための期待値を含む。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路に関し、
テスト回路に関する。
テスト回路に関する。
【０００２】
【従来の技術】従来の半導体集積回路は、同一機能のマ
クロが複数個存在する場合に、マクロのテストモードに
切り換えたときには各マクロの出力が同一のセレクタに
入力するように構成されているが、そのテストをすると
きに一個のマクロの出力だけが出力端子に出力されるテ
スト回路の構成になっていた。
クロが複数個存在する場合に、マクロのテストモードに
切り換えたときには各マクロの出力が同一のセレクタに
入力するように構成されているが、そのテストをすると
きに一個のマクロの出力だけが出力端子に出力されるテ
スト回路の構成になっていた。
【０００３】
【発明が解決しようとする課題】従来の半導体集積回路
では、同一のマクロが複数個存在する場合にそのマクロ
をテストするときに一個づつテストするようなテスト回
路の構成になっているため、テストパターンをマクロご
とに用意しなければならないのでテストパターン数が増
大し、テストに時間がかるという問題点があった。
では、同一のマクロが複数個存在する場合にそのマクロ
をテストするときに一個づつテストするようなテスト回
路の構成になっているため、テストパターンをマクロご
とに用意しなければならないのでテストパターン数が増
大し、テストに時間がかるという問題点があった。
【０００４】
【課題を解決するための手段】本発明の半導体集積回路
は、同一機能の複数個のマクロが存在する半導体集積回
路において、使用信号数≧（マクロテスト時の入力端子
数＋マクロ時の出力端子数×ｋ）を満足するような２よ
り大きい自然数のｋが存在する場合に前記マクロのテス
トモードの切り替えたときに前記ｋ個のマクロの出力信
号を同時に出力するテスト回路を有して構成されてい
る。
は、同一機能の複数個のマクロが存在する半導体集積回
路において、使用信号数≧（マクロテスト時の入力端子
数＋マクロ時の出力端子数×ｋ）を満足するような２よ
り大きい自然数のｋが存在する場合に前記マクロのテス
トモードの切り替えたときに前記ｋ個のマクロの出力信
号を同時に出力するテスト回路を有して構成されてい
る。
【０００５】
【実施例】次に本発明について図面を参照して説明す
る。図１におよび図２は本発明の一実施例示すブロック
図およびテストパターンイメージ図である。図１に示す
ように機能マクロ１，２は同一機能のマクロであり、そ
のテスト入力端のＴＩＮ１〜ＴＩＮｎには入力端子１６
〜１８から入力バッファ４〜６を介して信号が与えら
れ、通常の入力であるＩＮ１〜ＩＮｎには内部論理部分
よりＩ１〜Ｉ２ｎの信号が与えられる。
る。図１におよび図２は本発明の一実施例示すブロック
図およびテストパターンイメージ図である。図１に示す
ように機能マクロ１，２は同一機能のマクロであり、そ
のテスト入力端のＴＩＮ１〜ＴＩＮｎには入力端子１６
〜１８から入力バッファ４〜６を介して信号が与えら
れ、通常の入力であるＩＮ１〜ＩＮｎには内部論理部分
よりＩ１〜Ｉ２ｎの信号が与えられる。
【０００６】機能マクロ１，２のテストＴＩＮ１〜ＴＩ
Ｎｎとの通常の入力ＩＮ１〜ＩＮｎは、入力端子１９か
ら入力バッファ７を介して与えられるモード切替入力Ｓ
ＥＬによって切替えられ、テストモードの時にはテスト
入力ＴＩＮ１〜ＴＩＮｎが通常モードのときには、通常
の入力ＩＮ１〜ＩＮｎが有効となる。また入力バッファ
４〜６の信号は内部論理部分へも接続している。
Ｎｎとの通常の入力ＩＮ１〜ＩＮｎは、入力端子１９か
ら入力バッファ７を介して与えられるモード切替入力Ｓ
ＥＬによって切替えられ、テストモードの時にはテスト
入力ＴＩＮ１〜ＴＩＮｎが通常モードのときには、通常
の入力ＩＮ１〜ＩＮｎが有効となる。また入力バッファ
４〜６の信号は内部論理部分へも接続している。
【０００７】機能マクロ１の出力ＯＵＴ１〜ＯＵＴｍは
２ｍビット（ｌ−１）セレクタ３の１〜ｍビット対応の
各入力１に接続し、内部論理部分へも接続している。２
ｍビット（ｌ−１）セレクタ３は、入力端子１９から入
力バッファ７を介して与えられるモード切替入力ＳＥＬ
と入力端子２０，２１からバッファ８，９を介して与え
られるチップセレクト信号ＣＳ１，ＣＳ２によって各ビ
ットのｌ個の入力から出力する信号を選択するようなセ
レクタであり、その出力は、出力バッファ１０〜１５を
介して出力端子２２〜２７に出力される。
２ｍビット（ｌ−１）セレクタ３の１〜ｍビット対応の
各入力１に接続し、内部論理部分へも接続している。２
ｍビット（ｌ−１）セレクタ３は、入力端子１９から入
力バッファ７を介して与えられるモード切替入力ＳＥＬ
と入力端子２０，２１からバッファ８，９を介して与え
られるチップセレクト信号ＣＳ１，ＣＳ２によって各ビ
ットのｌ個の入力から出力する信号を選択するようなセ
レクタであり、その出力は、出力バッファ１０〜１５を
介して出力端子２２〜２７に出力される。
【０００８】また、機能マクロ２の出力ＯＵＴ１〜ＯＵ
Ｔｍは２ｍビット（ｌ−１）セレクタ３の（ｍ＋１）〜
２ｍビットの入力１に接続し、内部論理部分へも接続し
ている。入力端子１９でテストモードに切替ておき入力
端子２０，２１で２ｍビット（ｌ−１）セレクタ３の入
力１を選択しておけば、機能マクロ１，２の入出力が、
すべて入出力端子に選択されるようになる。
Ｔｍは２ｍビット（ｌ−１）セレクタ３の（ｍ＋１）〜
２ｍビットの入力１に接続し、内部論理部分へも接続し
ている。入力端子１９でテストモードに切替ておき入力
端子２０，２１で２ｍビット（ｌ−１）セレクタ３の入
力１を選択しておけば、機能マクロ１，２の入出力が、
すべて入出力端子に選択されるようになる。
【０００９】このような回路構成のもとで、図２のよう
にテストパターンの出力端子に機能マクロ１，２の出力
端子をテストするための期待値を含む構成になってい
る。
にテストパターンの出力端子に機能マクロ１，２の出力
端子をテストするための期待値を含む構成になってい
る。
【００１０】
【発明の効果】以上説明したように本発明の半導体集積
回路では、同一機能の複数個のマクロを同時にテストで
きるようなテスト回路の構成になっており、テストパタ
ーンも同様に同一機能の複数個のマクロと同時にテスト
できるような構成になっているので信号数を増加させる
ことなく一個のマクロをテストするためのテストパター
ン数で複数個のマクロがテストできる。
回路では、同一機能の複数個のマクロを同時にテストで
きるようなテスト回路の構成になっており、テストパタ
ーンも同様に同一機能の複数個のマクロと同時にテスト
できるような構成になっているので信号数を増加させる
ことなく一個のマクロをテストするためのテストパター
ン数で複数個のマクロがテストできる。
【００１１】またテストパターン数を少なくすることが
できるので、マクロのテスト時間を短縮できるという効
果を有する。
できるので、マクロのテスト時間を短縮できるという効
果を有する。
【図１】本発明の一実施例のブロック図である。
【図２】図１のブロックの動作を説明するためのテスト
パターンイメージ図である。
パターンイメージ図である。
１，２ 機能マクロ ３ ２ｍビットｌ−１セレクタ ４〜９ 入力バッファ １０〜１５ 出力バッファ １６〜２１ 入力端子 ２２〜２７ 出力端子
Claims (1)
- 【特許請求の範囲】 【請求項１】 同一機能の複数個のマクロが存在する半
導体集積回路において、 使用信号数≧（マクロテスト時の入力端子数＋マクロ時
の出力端子数×ｋ） を満足するような２より大きい自然数のｋが存在する場
合に前記マクロのテストモードの切り替えたときに前記
ｋ個のマクロの出力信号を同時に出力するテスト回路を
有することを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3193360A JPH0534414A (ja) | 1991-08-02 | 1991-08-02 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3193360A JPH0534414A (ja) | 1991-08-02 | 1991-08-02 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0534414A true JPH0534414A (ja) | 1993-02-09 |
Family
ID=16306619
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3193360A Pending JPH0534414A (ja) | 1991-08-02 | 1991-08-02 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0534414A (ja) |
-
1991
- 1991-08-02 JP JP3193360A patent/JPH0534414A/ja active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20010220 |