JP2629785B2 - 半導体記憶回路装置の検査装置 - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は半導体記憶回路装置に電気的信号を加えて、
書き込み・読み出しなどの機能検査を行うための半導体
記憶回路装置の検査装置であって、検査結果を記憶セル
単位で不良ビット記憶部に記憶し、不良ビット記憶部の
内容を表示装置に出力して不良イメージを表示できるい
わゆる不良ビットマップ機能に関する。

［従来の技術］ 従来、この種の半導体記憶回路装置の検査装置は、ア
ドレス発生部で発生したアドレス情報を被検査記憶回路
装置に与えて、被検査記憶回路装置の読み出し検査を行
って、記憶セル単位で検査結果を記憶し、表示装置に不
良イメージを表示できるいわゆる不良ビットマップ機能
を有している。また、不良ビットマップ機能はセル座標
に関して、論理イメージと物理イメージの対応付けを行
うアドレス変換部を有している。

一方、従来の主たる半導体記憶回路装置の回路配置
は、データビット単位で１グループに区分されているこ
とが多く、第10図のごとく、例えばD0の区画の隣にD1
が、またその隣にD2が・・・というふうに配置されてい
る。

第３図は、従来の半導体記憶回路装置の検査装置に於
ける装置ブロック図である。説明の便宜のため、以下小
構成モデルを設定して動作の説明をする。

第３図に於いて、１は１ビット構成のＹアドレス発生
部、２は１ビット構成のＸアドレス発生部で、３は２ビ
ット×２ワード構成のＹアドレス変換部、４は２ビット
×２ワード構成のＸアドレス変換部、５は２データビッ
ト×４ワードで、且つ１データビットの構成がＸが２ビ
ット、Ｙが２ビットの被検査記憶回路装置、６は検査
部、7,8,9はそれぞれＹアドレス、データビット、Ｘア
ドレスのバイナリカウンタで１ビットづつの構成、10は
２入力１出力×２組のアドレス選択部、11は２データビ
ット×４ワードで、且つ１データビットの構成がＸが２
ビット、Ｙが２ビットの不良ビット記憶部、12は２入力
１出力×１組のデータ選択部である。

先ず、５の被検査記憶回路装置の書き込みデータが確
定している場合に於いて、読み出し検査を行って記憶セ
ル単位で検査結果の良・不良を11の不良ビット記憶部に
記憶するまでの動作について順を追って説明する。１と
２はそれぞれＹとＸのアドレス発生部で、５の被検査記
憶回路装置に加える論理的なアドレス情報を任意の順序
で発生し、３と４のＸとＹのアドレス変換部に入力する
一方、10のアドレス選択部の一方の入力端子に入力す
る。３と４はそれぞれＹとＸのアドレス変換部で、該１
と２のアドレス発生部からのアドレス情報を５の被検査
記憶回路装置の物理的素子の配置に即してアドレス情報
を発生する。

さて、第４図は被検査記憶回路装置のチップの座標を
イメージしたり、表示装置上の表示座標をイメージした
りするための便宜上位置関係図である。

図に於いて、座標Ａは（0,0）、座標Ｂは（1,0）つづ
いてC,D,E,F,G,Hは（2,0），（3,0），（0,1），（1,
1），（2,1），（3,1）とする。

今、仮に論理的には第５図のようにセル配置された被
検査記憶回路装置があるとする。すなわち、パッケージ
の外からみたイメージが、例えば座標Ａに情報ａが、座
標Ｂに情報ｂが、つづいてC,D,E,F,G,Hにc,d,e,f,g,hが
書かれているとする。ここで、情報ａはＸ＝0,Y＝０を
アドレス入力するとD0データ端子に読み出すことができ
る。この時、X,Yアドレスが共通の情報ｃもD1データ端
子に読み出すことができる。このように、ｂとｄ、ｅと
ｇ、ｆとｈはX,Yアドレスが共通であるので、同時にア
スセスできて、a,b,e,fをD0データ端子に、c,d,g,hをD1
データ端子に読み出すことができる。第５図のようなセ
ル配置の場合は論理イメージと物理イメージが一致して
いるので、３と４のＹとＸのアドレス変換部によるアド
レス変換は不要である。従って、アドレス変換部の変換
情報は表１に示すごとく入力データと出力データが同じ
になるように設定されているとよい。通常、３と４のＹ
とＸのアドレス変換部は記憶回路素子で構成されてい
て、例えばｎビットのアドレス発生部に対するアドレス
変換部はｎビット×２のｎ乗ワードで構成される。被検
査記憶回路装置５は、アドレス変換部3,4が発生するア
ドレス交換情報と図示していない制御信号を受けると読
み出しデータを検査部６に出力する。検査部６はその一
方の入力に被検査記憶回路装置５の読み出しデータを、
他方の入力に図示していない期待値データを入力して、
例えばD0とE0、D1とE1とを比較し、結果が不一致ならば
不良信号としF0またはF1を各ビットに対応付けて発生す
る。選択部10は検査結果を記憶する時、１と２のアドレ
ス発生部からのアドレス情報を、図示していない制御部
からのセル信号によって不良ビット記憶部11に加えるよ
うに動作する。不良ビット記憶部11はデータビット単位
で１グループに区分されて第10図のように構成されてい
て、選択部10からのアドレス情報と検査部６からの不一
致信号すなわちF0またはF1と図示していない制御信号に
よって、不良ビットを記憶する。

ところで、実際の被検査記憶回路装置はアクセス時間
や、チップ面積の関係で、装置内部のデコーダの構成や
配線経路が一様ではない場合が一般的であり、例えば第
７図のようなセル配置の場合がある。このような場合、
物理イメージを考慮してD0に関し座標Ａ（またはD1に関
し座標Ｃ）,B（またはＤ）,E（またはＧ）,F（または
Ｈ）の順序でアクセスするには、１のＹアドレス発生部
を上位に、２のＸアドレス発生部を下位に接続構成し
て、インクリメント動作をさせ、更に、表２に示すデー
タをＹとＸのアドレス変換部3,4に展開して、交換後の
アドレス情報を被検査記憶回路装置５に加えながら、ア
ドレス発生部1,2からのアドレス情報をアドレス選択部1
0を介して不良ビット記憶部11に加える。この一連の動
作の内に検査部６からの不一致信号が発生するなら、不
良ビット記憶部11の対応するアドレスに不良情報が書き
込まれる。従って、不良ビット記憶部11に記憶されるア
ドレスとデータのイメージは第８図のようになる。すな
わち、第７図の情報a,b,c,d,e,f,gに対する不良情報は
第８図のａ′,b′,c′,d′,e′,f′,g′と記憶される。

次に、記憶した検査結果を不良ビット記憶部11から読
み出して、図示していない表示装置に不良ビット情報を
出力するまでの動作について順を追って説明する。７と
８と９はそれぞれバイナリカウンタで、図示していない
制御部からのCP信号により不良ビット記憶部11の読み出
しアドレスを発生する。尚、バイナリカウンタ７はＹア
ドレス発生部１とビット構成が対応しており、バイナリ
カウンタ９はＸアドレス発生部２とビット構成が対応し
ている。アドレス選択部10は検査結果を読み出すとき、
バイナリカウンタ7,9のＹとＸのアドレス情報が図示し
ていない制御部からのセル信号によって不良ビット記憶
部11に加わるように動作する。データ選択部12は不良ビ
ット記憶部11の読み出し情報をバイナリカウンタ８の出
力信号D0で択一的に選択して、図示していない表示装置
に座標A,B,C,D,E,F,G,Hの順序で１ビット幅のシリアル
信号B.Sとして出力する。すなわち第７図の配置イメー
ジそのままの表示が可能である。

［発明が解決しようとする問題点］ これまで説明した被検査記憶回路装置５の場合、デー
タビット間の物理的セル配置が第10図で示すようにデー
タビット単位で１グループに区分されており、データビ
ット内でＸ及び、またはＹのトポロジカル変換が行われ
ていた。ところが、物理的セル配置が一つのデータビッ
ト内で複数に区分されて配置され、且つデータビット間
もそれぞれ区分されて配置される第11図のような場合、
これまでの変換テーブルのようにＸアドレス５と、Ｙア
ドレス５との変換手段では表示対応できない不具合があ
った。

［発明の従来技術に対する相違点］ 上述した従来の半導体記憶回路装置の検査装置はＹア
ドレス変換部とＸのアドレス変換部としか有さなかった
のに対し、本発明の半導体記憶回路装置の検査装置は、
不良ビット記憶部を読み出して表示装置に出力するに際
して、Ｘアドレス側のバイナリカウンタとデータ側のバ
イナリカウンタとを合わせて１つのバイナリカウンタと
して見立てて、それらとアドレス変換部とが対になるよ
うに構成して、変換５のＸアドレスをアドレス選択部を
通して不良ビット記憶部に、変換５のＤデータをデータ
選択部の選択制御信号として入力し、データビットの選
択を行うので、物理的セル配置がデータビット内で複数
に区分されて配置される場合であっても容易に表示でき
る相違性を有する。

［問題点を解決するための手段］ 本発明の半導体記憶回路装置の検査装置では、不良ビ
ット記憶部のデータを読み出して１ビット幅のシリアル
信号として表示装置に出力するに際して、Ｘアドレス側
のバイナリカウンタとデータ側のバイナリカウンタと、
Ｘアドレス側のバイナリカウンタとデータ側のバイナリ
カウンタとを１つのバイナリカウンタと見做すアドレス
変換部と、 アドレス変換部の変換アドレスの内Ｘアドレスの重み
情報を不良ビット記憶部に選択供給するアドレス選択部
と、 不良ビット記憶部の読み出しデータを、アドレス変換
部の変換アドレスの内データ選択ビットの重み情報によ
り択一的に選択して１ビット幅のシリアル信号として表
示装置に出力するデータ選択部とを含んで構成される。

［実施例］ 第１実施例 第１図は、本発明の第１実施例を示す装置のブロック
図である。説明の便宜のため、以下小構成モデルを設定
して動作の説明をする。

図に於いて、１は１ビット構成のＹアドレス発生部、
２は１ビット構成のＸアドレス発生部で３は２ビット×
２ワードの構成のＹアドレス変換部、４は２ビット×２
ワード構成のＸアドレス変換部、５は２データビット×
４ワードで且つ１データビットの構成がＸが２ビット、
Ｙが２ビットの被検査記憶回路装置、６は検査部、7,8,
9はそれぞれＹアドレス、データビットＸアドレスのバ
イナリカウンタで１ビットづつの構成、10は２入力１出
力×２組のアドレス選択部、11は２データビット×４ワ
ードで且つ１データビットの構成がＸが２ビット、Ｙが
２ビットの不良ビット記憶部、12は２入力１出力×１組
のデータ選択部、13はＸアドレス側のバイナリカウンタ
とデータ側のバイナリカウンタとを１つのバイナリカウ
ンタと見做すRYアドレス変換部である。

さて、物理的セル配置がデータビット内で複数に区分
されて配置される第６図のような場合について説明す
る。先ず、被検査記録回路装置５の書込データが確定し
ている場合に於いて、読み出し検査を行って記憶セル単
位で検索結果の良・不良を不良ビット記憶部11に記憶す
るが、これまでの動作次順については従来の技術と同じ
であるので説明を省略する。但し、この場合便宜上表３
変換デーブルを使用することとする。従って、不良ビッ
ト記憶部11に記憶されるアドレスとデータのイメージは
第９図のようになることは従来例で示した通りである。
次に記憶した検査結果を不良ビット記憶部11から読み出
して、図示していない表示装置に不良ビット情報を出力
するまでの動作について説明する。７と８と９はそれぞ
れバイナリカウンタで、図示していない制御部からのCP
信号により不良ビット記憶部11の読み出しアドレスを発
生する。尚、７のバイナリカウンタはＹアドレス発生部
１とビット構成が対応しており、バイナリカウンタ９は
Ｘアドレス発生部２とビット構成が対応している。

ところで、本実施例の半導体記憶回路装置の検査装置
は、不良ビット記憶部を読み出して表示装置に出力する
に際して、Ｘアドレス側のバイナリカウンタとデータ側
のバイナリカウンタとを合わせて１つのバイナリカウン
タとして見立てて、それらとアドレス変換部とが対にな
るように構成して、変換５のＸアドレスをアドレス選択
部を通して不良ビット記憶部に、変換５のＤデータをデ
ータ選択部の選択制御信号として入力し、データビット
の選択を行うことができる。そこで今、表３の変換情報
をRXアドレス変換部13に展開して不良ビット記憶部11の
読み出しを行って、データ選択部12の出力に現れるデー
タ列を検証する。バイナリカウンタ7,8,9の内容が“0"
の時、表３の変換情報によれば、RXアドレス変換部13の
出力の内データ情報は“1"、Ｘアドレス情報は“1"、そ
してＹアドレスは“0"である。従って、先に第９図のイ
メージで不良情報を取り込んだ不良ビット記憶部11には
Ｘアドレス情報は“1"、そしてＹアドレスは“0"が加え
られて読み出しデータのｂ′とｄ′がそれぞれB0とB1と
に現れてデータ選択部12に入力される。するとデータ選
択部12はRXアドレス変換部13の出力の内のデータ情報
“1"により、B1すなわちｄ′を選択し出力する。同様に
ａ′,b′,c′,h′,e′,f′,g′と出力されるので、恰も
不良ビット記憶部１には第６図のイメージでデータが書
かれていたかのように１ビット幅のシリアル信号として
出力する。すなわち、第６図の配置イメージそのままの
表示が可能である。

第２実施例 第２図は、本発明の第２実施例を示す装置のブロック
図である。説明の便宜のため、以下小構成モデルを設定
して動作の説明をする。第１実施例や従来例では、被検
査記憶回路装置５を検査する際にアドレス情報を物理的
アドレスに置き換えて発生していたのに対して、第２実
施例は被検査記憶回路装置５を検査する際にアドレス情
報論理的アドレスで加えて、不良ビット記憶部５の読み
出しに於いて、物理的イメージに座標変換する例であ
る。

第２図に於いて、１はビット構成のＹアドレス発生
部、２は１ビット構成のＸアドレス発生部、５は２デー
タビット×４ワードで且つ１データビットの構成がＸが
２ビット、Ｙが２ビットの被検査記憶回路装置、６は検
査部、7,8,9はそれぞれＹアドレス、データビット、Ｘ
アドレスバイナリカウンタで１ビットづつの構成、10は
２入力１出力×２組のアドレス選択部、11は２データビ
ット×４ワードでかつ１データビットの構成が２ビッ
ト、ＹがＸが２ビットの不良ビット記憶部、12は２入力
１出力×１組のデータ選択部、13はＸアドレス側のバイ
ナリカウンタとデータ側のバイナリカウンタとを１つの
バイナリカウンタと見做すRXアドレス変換部、14はRXア
ドレス変換部である。

さて、物理的セル配置がデータビット内で複数に区分
されて配置される第６図のような場合について説明す
る。

先ず、被検査記憶回路装置５の読み出し検査を行って
記憶セル単位で検査結果の良・不良を不良ビット記憶部
11に記憶する際の読み出し動作に於いて、Ｙアドレス変
換部やＸアドレス変換部は存在しないので、これまでの
動作手順によれば不良ビット記憶部11に記憶されるアド
レスとデータのイメージは第９図のようになることは従
来例で示した通りである。

次に、記憶した検査結果を表１の変換情報をRXアドレ
ス変換部13に展開して、且つRYアドレス変換部14に入出
力が1:1の変換情報を展開して、不良ビット記憶部11の
読み出しを行うと第１実施例と同様の動作をすることに
なる。

従って、第６図の配置イメージそのままの表示が可能
である。

第３実施例 第１図と第２図とでは、7,8,9のそれぞれＹアドレ
ス、データビット、Ｘアドレスの１ビットづつのバイナ
リカウンタに関して、データバイナリカウンタ８をＸア
ドレスバイナリカウンタ９の上位に位置付けしている
が、Ｘアドレスバイナリカウンタ９をデータバイナリカ
ウンタ８の上位に位置づけして、これと相対応するＸア
ドレス側のバイナリカウンタ13とデータ側のバイナリカ
ウンタとを１つのバイナリカウンタと見做すRXアドレス
変換部とで構成しても、同様に効果が得られることは明
白である。

［発明の効果］ 以上説明したように本発明の半導体記憶回路装置の検
査装置は、不良ビット記憶部を読み出して表示装置に出
力するに際して、Ｘアドレス側のバイナリカウンタとデ
ータ側のバイナリカウンタとを合わせて１つのバイナリ
カウンタとして見立てて、それらとアドレス変換部とが
対になるように構成して、変換５のＸアドレスをアドレ
ス選択部を通して不良ビット記憶部に、変換５のＤデー
タをデータ選択部の選択制御信号として入力し、データ
ビットの選択を行うので、物理的セル配置がデータビッ
ト内で複数に区分されて配置される場合であっても容易
に表示できる効果がある。

【図面の簡単な説明】

第１図は本発明の第１実施例の構成を示すブロック図、
第２図は第２実施例の構成を示すブロック図、第３図は
従来の半導体記憶回路装置の検査装置の構成を示すブロ
ック図、第４図は被検査記憶回路装置のチップの座標と
表示装置上の表示座標とをイメージするための位置関係
図、第５図、第６図、第７図は被検査記憶回路装置のセ
ルの物理的な配置を示す配置図、第８図、第９図は不良
ビット記憶部に記憶した記憶状態を示す状態図、第10
図、第11図は被検査記憶回路装置のデータビットの物理
的な配置を示す配置図である。 １……Ｙアドレス発生部、 ２……Ｘアドレス発生部、 ３……Ｙアドレス変換部、 ４……Ｘアドレス変換部、 ５……被検査記憶回路装置、 ６……検査部、 7,8,9……バイナリカウンタ、 10……アドレス選択部、 11……不良ビット記憶部、 12……データ選択部、 13……RXアドレス変換部。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】半導体記憶回路装置に電気的信号を加えて
   検査をして不良ビットに関するデータを不良ビット記憶
   部に保持し、該不良ビット記憶部のデータを読み出して
   １ビット幅のシリアル信号として表示装置に出力する半
   導体記憶回路装置の検査装置において、 Ｘアドレス側のバイナリカウンタとデータ側のバイナリ
   カウンタと、前記Ｘアドレス側のバイナリカウンタとデ
   ータ側のバイナリカウンタとを１つのバイナリカウンタ
   と見做すアドレス変換部と、アドレス変換部の変換アド
   レスの内Ｘアドレスの重み情報を不良ビット記憶部に選
   択供給するアドレス選択部と、不良ビット記憶部の読み
   出しデータを、アドレス変換部の変換アドレスの内デー
   タ選択ビットの重み情報により択一的に選択して１ビッ
   ト幅のシリアル信号として表示装置に出力するデータ選
   択部とを含んで構成される半導体記憶回路装置の検査装
   置。