JPS6318822A - Ｅｆｍ変調器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、チャンネルビット間の最適結合ビットの挿
入に変換テーブルを用いるようにしたＥＦＭ変調器に関
する。

［従来の技術］ ＣＤ（コンパクトディスク）プレーヤにより再生される
コンパクトディスクには、信号再生時のトラッキングサ
ーボに適したＥＦＭ変ｆｆ（Ｅｉｇｈｔｔｏ　Ｆｏｕｒ
ｔｅｅｎ　Ｍｏｄｕｌａｔｉｏｎ）記録が採用されてい
る。

第２図に示す従来のＥＦＭ変調器Ｉは、ＣＩＲＣ（Ｃｒ
ｏｓｓ　Ｉｎｔｅｒｌｅａｖｅ　Ｒｅｅｄ−Ｓｏｌｍｏ
ｎ　Ｃｏｄｅ）エンコーダ（図示せず）による誤り訂正
を受けた８ビットのデータビットを、変換テーブルに従
って１４ビットのチャンネルビットに変換する８−１４
変換回路２と、ビット変換規則に従う結合ビット候補を
発生する結合ビット候補発生回路３及び結合ビット候補
のなかから後述のＤＳＶ評価に従って最適結合ビットを
決定する結合ビット決定回路４？こ供給し、結合ビット
決定回路４にて決定された最適結合ビットを、結合ビッ
ト挿入回路５において８−１４変換回路２の出力である
チャンネルビット間に挿入することにより、チャンネル
ビットどうしを結合する構成をとる。

８−１４変換回路２は、反転を示す“Ｉ”と非反転を示
す“０”の２１４通りの組み合わせパターンのなかから
、「“１”と“Ｉｏの間に“０”が２個以上入り、かつ
、“Ｏ”の個数が１０個以内である」というビット変換
規則に従って選出した２６（２５６）通りのパターンを
、変換テーブル化して格納した読み出し専用メモリを有
しており、人力されたデータビットは一義的に対応する
チャンネルビットに変換される。チャンネルビット間に
挿入される結合ビットの候補を発生する結合ビット候補
発生回路４は、例えば先行するチャンネルビットの最後
が“１″で終わり、後続のチャンネルビットが“１”で
始まるような場合に対処できるよう、相前後するチャン
ネルビット間に３ビットの結合ビットを挿入することで
、ビット変換規則との整合を図るものであり、結合ビッ
トとして考えられる４種類のパターンｒｏ００，００１
゜０１０．１００Ｊのなかから、ビット変換規則を犯さ
ないパターンを結合ビット候補として結合ビット決定回
路４に供給する。結合ビット決定回路４は、結合ビット
候補発生回路３から供給される結合ビット候補のなかか
ら、相前後するチャンネルビット２８ピントと３ビット
の結合ビットを合わせた３１ピント分の信号の直流成分
を示すＤＳＶ（Ｄｉｇｉｔａｌ　Ｓｕｍ　Ｖａｌｕｅ）
を最小にするパターンを、最適な結合ビットとして選択
するものである。ここで扱うＤＳＶとは、チャンネルビ
ット波形の高レベルを＋１点、低レベルを一１低とし、
チャンネルビットの進行とともに累積される合計点数を
表すものであり、ＤＳＶの絶対値が小さいほどチャンネ
ルビットの直流成分や低周波成分が少なく、それだけコ
ンパクトディスク表面に付いた傷等による影響を受けに
くくなるため、相前後するチャンネルビットの最後に得
られるＤＳＶを最小とする結合ビットが、最適結合ビッ
トとして選択される。

［発明が解決しようとする問題点コ 上記従来のＥＦＭ変調器ｌは、チャンネルビット間に挿
入される結合ビットを決定する結合ビット決定回路４と
、この結合ビット決定回路４に結合ビット候補を供給す
る結合ビット候補発生回路３が、順序回路や組み合わせ
回路を複合した論理回路で構成されているため、回路構
成の複雑化と大規模化が避けられず、また論理演算の処
理速度を高めるにつれ、結合ビットの決定に至る過程で
誤動作が発生しやすくなる等の問題点があった。

［問題点を解決するための手段］ この発明は、上記問題点を解決したものであり、８ピツ
トのデータビットを一定のビット変換規則に従って１４
ビットのチャンネルビットに変換するとともに、相前後
するチャンネルビット間に３ビットの結合ビットを挿入
するさいに、前記ビット変換規則に従う結合ビットを結
合ビット候補として抽出し、結合ビット候補により結合
された一対のチャンネルビットの直流成分が最小評価さ
れる結合ビット候補を最適ビットとして選択するＥＦＭ
変調器であって、重犯相前後するチャンネルビットの結
合部分の状況を示すデータを番地情報とし、前記ビット
変換規則に従う結合ビット候補を変換テーブル化して記
憶し、データビットの入力とともに該当する結合ビット
候補を読み出す結合ビット候補発生回路を設けて構成し
たことを特徴とするものである。

［作用］ この発明は、８ビットのデータビットを、一定のビット
変換規則に従って１４ビットのチャンネルビットに変換
し、相前後するチャンネルビット間に３ビットの結合ビ
ットを挿入するさいに、相前後するチャンネルビットの
結合部分の状況を示すデータを番地情報とし、前記ビッ
ト変換規則に従う結合ビット候補を変換テーブル化して
記憶する結合ビット候補発生回路が、データビットの人
力とともに該当する結合ビット候補を読み出すことによ
り、結合ビット候補を迅速かつ正確に抽出する。

［実施例］ 以下、この発明の実施例について、第１．２図を参照し
７て説明する。第１図は、この発明のＥＦＭ変調器の一
実施例を示す回路構成図、第２図は、第１図に示した候
補選択回路の読み出し専用メモリが記憶する変換テーブ
ルを示す図である。

第１図中、ＥＦＭ変調器１１は、結合ビット候補発生回
路１３が、人力データビットに応じた結合ビット候補を
変換テーブル化して記憶する読み出し専用メモリを有し
ており、複雑な論理演算を含む信号処理過程を経ずに、
迅速かつ正確な結合ビット候補を発生できるようにした
点に、−大特徴をもつものであるが、ここでは、結合ビ
ット候補発生回路１３の周辺回路から説明に入る。

まず、データビットをチャンネルビットに変換する８−
１４変換回路１２であるが、この回路は、読み出し専用
メモリに格納した変換テーブルに従って８ビットから１
４ビットへのビット変換を行うほか、出力チャンネルビ
ットに含まれる“ｌ”の総数が奇数であるか偶数である
かに応じて“！。

又は“０”となる１ビット信号ＮＵを出力するとともに
、チャンネルビットの最上位ビット（ＭＳＢ）が“ｌｏ
であるか“０”であるかに応じて“■”又は“０”とな
る１ヒツト信号Ｓ　Ｍ　Ｓ　１３を出力する。

次に、結合ビット決定回路１４であるが、この回路は、
入力されたデータビットを、まず、対応するチャンネル
ビットの最上位ビットが高レベルである場合にそのチャ
ンネルビットだけで得られるＤＳＶを生成するＨ　Ｄ　
Ｓ　Ｖ生成回路１６と、チャンネルビットの最上位ビッ
トが低レベルである場合にそのチャンネルビットだけで
得られるＤＳＶを生成するＬＤＳＶ生成回路Ｉ７とに振
り分ける。

そして、次に先行するチャンネルビットの最下位ビット
が“ｌ〃であるか“０〃であるかを示す信号５ＬＳＲと
、後続のチャンネルビットの最上位ビットが°ｌ”であ
るか“０”であるかを示す信号５Ｍ５Ｂが、排他的論理
和回路１８とその出力を反転する反転回路１９から、Ｈ
ＤＳＶ回路１６とＬＤＳＶ回路１７にそれぞれＤフリブ
プフロツブ回路１６ａ、１６ｂを介して続くマルチプレ
ックス回路２０．２１に供給されることにより、マルチ
プレックス回路２０．２１が、信号５ＬＳＲ。

５Ｍ５Ｂが逆極性のときに、それぞれ入力端子Ａ。

Ｂを選択し、同極性のときはそれぞれ入力端子Ｂ。

Ａを選択する。従って、両マルチプレックス回路２０．
２４から相補的に出力されるＨＤＳＶとＬＤＳＶは、今
回のチャンネルビットのＤＳＶ　（ＤＳＶｑ）として、
それぞれＤフリップフロラフ回路２０ａ、２１ａを介し
て加算回路２２．２３の入力端子Ｂに供給される。加算
回路２２．２３の他方に入力端子Ａには、Ｄフリップフ
ロラプ回路２４から先行するチャンネルビットの累積Ｄ
ＳＶ（ＤＳＶｐ）が供給される。加算回路２２の出力は
、加算回路２５の入力端子Ａに供給され、加算回路２３
の出力は、３個の加算回路２５，２６゜２７．２８の各
入力端子Ａに供給される。

ところで、４個の加算回路２５〜２８から出力される演
算値は、それぞれ結合ビットｒｏｏＯＪ。

ｒｏｏｌＪ、ｒｏｌｏＪ、ｒｌｏｏＪについての今回の
チャンネルビットの末尾におけるＤＳＶの絶対値を表す
ものであり、これらの絶対値が後段のＤＳＶ評価回路２
９にて比較判定されて最適結合ビットが決定されるため
、結合ビット候補発生回路１３とは密接な関係にある。

すなわち、加算回路２５は、その入力端子Ｂに接続した
排他的論理和回路２５２Ｌを介して、マルチプレックス
回路２５ｂから結合ビットＩ　Ｏ−００ＪのＤＳＶの絶
対値［３］と、反転回路３０から信号５ＬＳＲを極性反
転した信号とを供給され、桁上げ入力端子Ｃに供給され
る信号の“０”、“１”に応じて、絶対値［３］を加算
するか、或は減算するかの切り替えを行う。また、加算
回路２６は、その入力端子Ｂに接続した排他的論理和回
路２６ａを介して、マルチプレックス回路２６ｂから結
合ビット「００１」のＤＳＶの絶対値［＋］と、反転回
路３０から信号Ｓｔ、ｓａを極性反転した信号とを供給
され、桁上げ入力端子Ｃに供給される信号の°０”。

“１“に応じて、絶対値［１］を加算するか、或は減算
するかの切り替えを行う。加算回路２７は、入力端子Ｂ
に接続した排他的論理和回路２７ａを介して、マルチプ
レックス回路２５ｂから結合ビットｒｏｌＯｊのＤＳＶ
の絶対値［１］と、Ｄフリッブフロツプ回路３】から信
号５ＬＳＲとを供給され、桁上げ入力端子Ｃに供給され
る信号の°０”。

“ｌ“に応じて、絶対値［１］を減算するか、或は加算
するかの切り替えを行う。加算回路２８は、入力端子Ｂ
に接続した排他的論理和回路２８ａを介して、マルチプ
レックス回路２８ｂから結合ビット「１００」のＤＳＶ
の絶対値［３］と、Ｄフリツブフロ１１回路３１から信
号５ＬＳＲとを供給され、桁上げ入力端子Ｃに供給され
る信号の“Ｏ”。

“１”に応じて、絶対値［３］を減算するか、或は加算
するかの切り替えを行う。

なお、ＤＳＶ評価回路２９は、最適結合ビットとしてｒ
ｏｏｏＪを出力する場合には“０１で、その他の場合に
は“ｌ”となる判定信号ＳＨを排他的論理和回路３２の
一方の入力端子に供給する。

この排他的論理和回路３２は、他方の入力端子に供給さ
れる信号５ＬＳＲと上記判定信号Ｓ）Ｉの排他的論理和
出力を、次段の排他的論理和回路３３の一方の入力端子
に供給する。排他的論理和回路３３は、他方の入力端子
に、今回のチャンネルビット中の“ｌ“の総数が奇数で
あるか偶数であるかを示す信号ＮＯを供給され、今回の
チャンネルビットの末尾のビットのレベルを表す信号を
、新たな信号５ＬＳＢとしてＤフリップフロラフ回路３
１にセットする。

ここで、この発明の要部である結合ビット候補発生回路
Ｉ３は、上記結合ビット決定回路１４内のマルチプレッ
クス回路２５ｂ〜２８ｂを取捨選択するための選択信号
を供給する構成をとる。すなわち、マルチプレックス回
路２５ｂ〜２８ｂは、それぞれ一方の入力端子Ａに、対
応する結合ビット候補のＤＳＶ絶対値［３］、［１］、
［１］。

［３］を与える数値が設定してあり、他方の入力端子Ｂ
に、ＤＳＶ評価回路２９における評価で不採用となるこ
とが明らかな数値“１２７”が設定しである。一方、結
合ビット候補発生回路１３は、入力データビットに対応
するチャンネルビットに関し、最上位ビットから数えて
最初に′Ｉ”に達するまでにが現れる“０”の数ＣＭＳ
Ｒを記憶させた読み出し専用メモリを有するＣＭＳＲ生
成回路３４と、同チャンネルビットに関し、最下位ビッ
トから数えて最初に“ｌ“に達するまでに現れる“０”
の数ＣＬＳＢを記憶させた読み出し専用メモリを有する
ＣＬＳＢ生成回路３５とが、初段に設けられている。こ
れらＣＭｓＢ生成回路３４とＣＬＳＢ生成回路３５は、
それぞれクロック周期とその２倍の信号遅延を行うＤフ
リップフロラプ回路３４ａと直列接続された２個のＤフ
リツブフロ１ブ回路３５ａ、３５ｂを介して、結合ビッ
ト候補を選択する候補選択回路３６に接続しある。

候補選択回路３６は、ビット変換規則にある「チャンネ
ルビットの１とＩの間には２個以上の０を存在させる」
という定めに従って選出した結合ビット候補を、あらか
じめ変換テーブルとして記憶させた読み出し専用メモリ
を有するらので、この変換テーブルは、第２図に示した
ように行番地と列番地を指定することにより、１４進数
表示された選択信号を読み出せるよう構成されている。

この実施例の場合ＣＭＳＲ生成回路３４の出力が行番地
を、またＣＬＳＢ生成回路３５の出力が列番地をそれぞ
れ与えるようにしである。また、変換テーブルに記載さ
れた各データは、便宜上１４進数表示の形態をとってい
るが、４桁の２進数に表示変えしたときに、最上位ビッ
ト、次の上位ビット、さらに次の上位ビット、そして最
下位ビットが、それぞれマルチプレックス回路２５ｂ、
２６ｂ。

２７ｂ、２８ｂへの選択信号となる。これらの選択信号
は、“１”が入力端子Ａの選択司令となり、“０”が入
力端子Ｂの選択司令となるため、実質的には選択信号“
ｉ″を供給されたマルチプレックス回路だけが選択され
、前述した結合ビット候補のＤＳＶ絶対値が、対応する
排他的論理和回路２５ａ〜２８２Ｌに供給される。

いま、２個のデータビットｒ００００００００Ｊとｒｏ
ｌｌｌｌｏｌｏｊが相前後する関係にあったとする。こ
の場合、両データビットに対応するチャンネルビットは
、８−１４変換テ一ブル記憶回路１２にてｒｏｌｏｏｌ
ｏｏｏｌｏｏｏｏｏＪとｒｌＯ００１０００００００］
ＯＪに変換される。従って、この場合先行するチャンネ
ルビットのＣＬＳＢは「０５」であり、後続のチャンネ
ルビットのＣＭＳＢは「００Ｊである。このため、候補
選択回路３６は、データビットが入力された後ＣＭＳＲ
生成回路３４とＣＭＳＢ生成回路３５から供給される行
番地００と列番地０５に在る選択信号「０９」を読み出
す。選択信号「０９」は、２進数表示では、ｒｌｏｏＩ
Ｊであり、従ってマルチプレックス回路２５ｂと２８ｂ
１すなわち対応する結合ビットｒ０００ＪとｒｌｏＯＪ
が、このケースにおけるビット変換規則に従った結合ビ
ット候補であること判る。この変換テーブルからの選択
信号の読み出しは、きわめて短時間で正確に実行され、
読み出された選択信号が候補選択回路３６からマルチプ
レックス回路２５’ｂ〜２８ｂに供給されると、結合ビ
ット候補はただちにＤＳＶ絶対値に変換されてしまうの
で、結合ビット決定回路１４による結合ビットの決定も
きわめて円滑に実行される。

このように、上記ＥＦＭ変調器１１は、チャンネルビッ
ト間に３ビットの結合ビットを挿入するさいに、相前後
するチャンネルビットの結合部分の状況を示すデータを
番地情報とし、前記ビット変換規則に従う結合ビット候
補を変換テーブル化して記憶する結合ビット候補発生回
路１３が、データビットの人力とともに該当する結合ビ
ット候補を読み出す構成としたから、従来のように順序
回路や組み合わせ回路を複合した大規模な論理回路によ
る結合ビット候補選出のための演算が不要であり、回路
構成の簡単化に併せ論理演算の処理速度と精度を飛躍的
に高めることができる。

［発明の効果］ 以上説明したように、この発明は、８ビットのデータビ
ットを、一定のビット変換規則に従って１４ビットのチ
ャンネルビットに変換し、相前後するチャンネルビット
間に３ビットの結合ビットを挿入するさいに、相前後す
るチャンネルビットの結合部分の状況を示すデータを番
地情報とし、前記ビット変換規則に従う結合ビット候補
を変換テーブル化して記憶する結合ビット候補発生回路
が、データビットの入力とともに該当する結合ビット候
補を読み出す構成としたから、従来のように順序回路や
組み合わせ回路を複合した大規模な論理回路による結合
ビット候補選出のための演算が不要であり、回路構成の
簡単化に併せ論理演算の処理速度と精度を飛躍的に高め
ることができる等の優れた効果を奏する。

【図面の簡単な説明】

第１図は、この発明のＥＦＭ変調器の一実施例を示す回
路構成図、第２図は、第１図に示した候補選択回路の読
み出し専用メモリが記憶する変換テーブルを示す図、第
３図は、従来のＥＦＭ変調器の一例を示す回路構成図で
ある。 １１、、、ＥＦＭ変調器、１２．、．８−１４変換器、
１３．、、結合ビット候補発生回路。 １４、、、結合ビット決定回路、１５．、、結合ビット
挿入回路。

Claims (1)

【特許請求の範囲】
1. ８ビットのデータビットを一定のビット変換規則に従っ
   て１４ビットのチャンネルビットに変換するとともに、
   相前後するチャンネルビット間に３ビットの結合ビット
   を挿入するさいに、前記ビット変換規則に従う結合ビッ
   トを結合ビット候補として抽出し、結合ビット候補によ
   り結合された一対のチャンネルビットの直流成分が最小
   評価される結合ビット候補を最適ビットとして選択する
   ＥＦＭ変調器であって、前記相前後するチャンネルビッ
   トの結合部分の状況を示すデータを番地情報とし、前記
   ビット変換規則に従う結合ビット候補を変換テーブル化
   して記憶し、データビットの入力とともに該当する結合
   ビット候補を読み出す結合ビット候補発生回路を設けて
   なるＥＦＭ変調器。