JP2596076B2

JP2596076B2 - 記録タイミング補正方法

Info

Publication number: JP2596076B2
Application number: JP63185108A
Authority: JP
Inventors: 仁久保田
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1988-07-25
Filing date: 1988-07-25
Publication date: 1997-04-02
Anticipated expiration: 2012-04-02
Also published as: JPH0235603A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明はデイジタル磁気記録装置において記録された
データを再生する際に発生するタイミングのずれを補正
する記録タイミング補正方法に関するものである。

〔従来の技術〕

磁気デイスク装置などのデイジタル磁気記録装置の磁
気媒体における高密度記録を達成するための記録方法と
してはデータビツト列をビツト“1"と次のビツト“1"の
間に最小ｄ個（ｄは自然数）最大ｋ個（ｋはｄ＋１以上
の整数）のビツト“0"が含まれる符号ビット列に変換す
るセルフクロック可能なNRZI変調による記録方式があ
る。

この方式は一般的に（d,k）ランレングスリミテツド
符号化方式（以下RLLコードと略す）と呼ばれており，
具体的には（2,7）RLLコード（1,7）RLLコードが良く知
られている。

しかしこの記録方式を用いても，記録密度が高まると
ビツト間の干渉により生じるパターンピークシフトが問
題となる。例えば第４図（ａ）に示した記録電流で記録
を行つた場合の再生信号は，第４図（ｂ）に示した記録
電流で記録を行つた場合の再生信号である第４図（ｃ）
に示した信号と，第４図（ｄ）に示した記録電流で記録
を行つた場合の再生信号である第４図（ｅ）に示した信
号の重畳により得られる第４図（ｆ）に示した信号とな
ることが知られている。第４図（ａ）に示した記録電流
の反転位置と第４図（ｆ）に示した再生信号のピーク位
置は第４図中にPS1およびPS2で示した量だけのずれが生
じる。この現象がパターンピークシフトと呼ばれ，再生
信号からビット列に復帰する際にデータ誤りを起こす原
因となる。

このパターンピークシフトの対策として，第４図
（ｇ）に示したように予め記録電流の反転位置をパター
ンピークシフトの方向と反対の方向にずらして記録を行
うという方法が行われている。

このときの再生信号を第４図（ｈ）に示す。第４図
（ｈ）に示した再生信号のピーク位置は所定の位置に補
正されている。この方法は記録タイミング補正と呼ばれ
る。

RLLコードを用いた記録方式に対する記録タイミング
補正の従来例としては特開昭59−77607,特開昭60−4721
3等が存在する。

第５図は公開特許公報昭59−77607に記載されている
従来の記録タイミング補正方式の回路図，第６図はその
動作説明図である。（１）はＤタイプフリツプフロツプ
（以下「Ｄ−FF）と呼ぶ）（11）〜（19）から成るシフ
トレジスタ，（２）はアンド回路（21）〜（26）および
オア回路（27），（28）から成るパター識別回路，
（３）は遅延回路（31）〜（33）、FF（34）〜（37）お
よびオア回路（38）から成るタイミング補正回路であ
る。（４）はクロツク信号入力，（５）はデータ語をビ
ツト“1"と次のビツト“1"の間に少なくとも２個のビツ
ト“0"が存在する符号語に変換する符号化回路（図示せ
ず）より送られる符号ビツト列入力，（６）は（４）よ
り位相の遅れたクロツク信号入力である。（７）は補正
後データ出力である。次に動作について説明する。符号
ビツト列（５）はＤ−FF（19）にクロツク（４）のタイ
ミングでセツトされ，順次Ｄ−FF（18）からＤ−FF（1
1）へ転送される。一方クロツク（６）を遅延回路（3
1）〜（33）を通すことにより位相の順次遅れたクロツ
ク（6a），（6b），（6c）を得る。Ｄ−FF（12）および
（15）が“1"でＤ−FF（18）が“0"の場合（1001000X）
アンド回路（21）の出力はクロツク（６）のタイミング
でＤ−FF（34）にセツトされる。Ｄ−FF（11），（1
5），および（19）が“1"の場合（100010001）アンド回
路（22）の出力が、またＤ−FF（15）が“1",D−FF（1
2），（18）および（19）が“0"の場合（X00010000）ア
ンド回路（23）の出力が、それぞれオア回路（27）を通
して，クロツク（6a）のタイミングでＤ−FF（35）にセ
ツトされる。Ｄ−FF（12），（15）および（18）が“1"
の場合（010010010）アンド回路（24）の出力が，また
Ｄ−FF（15）および（19）が“1",D−FF（11）および
（12）が“0"の場合（000010001）アンド回路（25）の
出力が、それぞれオア回路（28）を通してクロツク（6
b）のタイミングでＤ−FF（36）にセツトされる。Ｄ−F
F（15）および（18）が“1",D−FF（12）が“0"の場合
（X00010010）アンド回路（26）の出力はクロツク（6
c）のタイミングでＤ−FF（37）にセツトされる。前記
（34）〜（37）にセツトされたデータはオア回路（38）
により論理されて出力（７）を得る。

つまり，この回路では符号ビツト列が（100１000X）
の場合は早いタイミングで，符号ビツト列が（1000１00
01）および（X000１0000）の場合は基準タイミングで，
符号ビツト列が（0100１0010）および符号ビツト列が
（0000１0001）の場合は遅いタイミングで，符号ビツト
列が（X000１0010）の場合は非常に遅いタイミングで前
記符号ビツト列中のアンダーラインを付したビツト“1"
が記録される。

また第７図は特開昭60−47213に記載されている従来
の記録タイミング補正方式のブロツク図，第８図はその
シフトレジスタの状態と補正量の関係を示した図であ
る。第７図において，（１）は15ビツトのシフトレジス
タ，（３）は遅延回路（301）〜（310），アンド回路
（311）〜（321）およびオア回路（322）から成るタイ
ミング補正回路である。（４）はクロツク信号入力，
（５）はデータ語を（2,7）RLLコードに変換する符号化
回路（図示せず）より送られる符号ビツト列入力，
（７）は補正後データ出力，（101）〜（105），（10
8）および（111）〜（115）はシフトレジスタ（１）の
第１ビツトから第５ビツト，第８ビツト，および第11ビ
ツトから第15ビツトの出力である。

次に動作について説明する。シフトレジスタ（１）は
符号ビツト列（５）をクロツク（４）のタイミングで第
15ビツトから第１ビツトに向けて順次シフトさせる。シ
フトレジスタ（１）の第８ビツトの出力（108）は遅延
回路（301）〜（310）によりタイミングを遅らされる。
ここで遅延回路（301）〜（310）の遅延時間T₃₀₁〜T₃₁₀
は T₃₀₁＜T₃₀₂＜T₃₀₃＜T₃₀₄＜T₃₀₅＜T₃₀₆＜T₃₀₇＜T₃₀₈＜T
₃₀₉＜T₃₁₀ と設定されている。アンド回路（311）〜（321）および
オア回路（322）により，シフトレジスタ（１）の第８
ビツトの前方および後方に続くビツト“0"の数に応じ
て，シフトレジスタ（１）の第８ビツトの出力（108）
および遅延回路（301）〜（310）の出力の中の一つが選
択されて補正後データ出力（７）が得られる。この記録
タイミング補正方式では，符号ビツト列中のビツト“1"
の前方または後方の一方へ（ｄ＋１）ビツト目が“1",
他方へ（ｄ＋ｎ）ビツトが“0"で（ｄ＋ｎ＋１）ビツト
目が“1"の場合,nに応じて補正量を変える。符号ビツト
列のパターンと補正量の関係の例が第８図である。第８
図における補正量E1〜E5,N,D1〜D5は，遅延回路（305）
の出力が基準タイミングＮでありＮに対して E5＝０−T₃₀₅ E4＝T₃₀₁−T₃₀₅ E3＝T₃₀₂−T₃₀₅ E2＝T₃₀₃−T₃₀₅ E1＝T₃₀₄−T₃₀₅ D1＝T₃₀₆−T₃₀₅ D2＝T₃₀₇−T₃₀₅ D3＝T₃₀₈−T₃₀₅ D4＝T₃₀₉−T₃₀₅ D5＝T₃₁₀−T₃₀₅ だけ記録タイミングをずらしたことを示す。

以上のように従来のRLLコードを用いた記録方式に対
する記録タイミング補正方式では，符号ビツト列中の記
録を行おうとするビツト“1"の前および後ろに続く“0"
の数に応じて補正量を変え，前記記録を行おうとするビ
ツト“1"の記録タイミングを補正して記録を行つてい
た。

〔発明が解決しようとする課題〕

ところが記録密度が高まると，従来の記録タイミング
補正方式では適切な補正が行えなくなるという問題があ
つた。ｄ＝１であるRLLコードを用いた記録方式の場合
を例にあげて説明する。第９図（ｉ）は符号ビツト列の
例，（ｊ）は（ｉ）に対応した記録電流，（ｋ）は
（ｉ）と対応した再生信号である。また（ｌ）は（ｉ）
と異なる付ビツト列の例、（ｍ）は（ｌ）と対応した記
録電流，（ｎ）は（ｌ）と対応した再生信号である。
（ｉ）に示した符号ビツト列中のアンダーラインを付し
たビツト“1"と（ｌ）に示した符号ビツト列中のアンダ
ーラインを付したビツト“1"は共にビツト“0"が前方に
７個，後方へ１個続いている。この場合従来の記録タイ
ミング補正方式では上記（ｉ），（ｌ）の各場合に対し
同一の補正量で補正される。ところが，（ｉ）に示した
符号ビツト列中のアンダーラインを付したビツト“1"は
その後方に“000000010"というビツト列が続くのに対
し，（ｌ）に示した符号ビツト列中のアンダーラインを
付したビツト“1"はその後方に“000001010"というビツ
ト列が続いている。このため，再生信号は一般に該当す
る特定ビツトの再生信号の前又は後の数ビツトの信号の
影響を受け例えば，（ｋ）および（ｎ）において符号ビ
ツト列中のアンダーラインを付したビツト“1"に対応す
るビークに生じるパターンピークシフトPS3とPS4は等し
くならない。よつて従来の記録タイミング補正方式つま
り，同一の補正量による補正では適切な補正を行うこと
ができないという問題があつた。

したがって記録密度の高いデータの識別においては、
適切な補正ができないため誤認識が発生していた。

この発明は上記の問題を解決するためのものであらゆ
る符号ビツト列に対して適切な記録タイミング補正方法
を得ることを目的とする。

〔課題を解決するための手段〕

この発明に係る記録タイミング補正方式は（d,k）RLL
コードを用いた記録方式において，符号ビツト列中の記
録を行おうとするビツト“1"の前方（ｄ＋１）ビツト目
から（ｄ＋１＋m_f）ビツト目（但しm_fはｄ＋１以上の整
数）までの区間又は後方（ｄ＋１）ビツト目から（ｄ＋
１＋m_r）ビツト目（m_rはｄ＋１以上の整数）までの区間
におけるビツト“0"とビット“1"の配列を識別する機能
と、その配列に応じて記録を行おうとするビット“1"に
対して記録タイミング補正を行う機能を備えたものであ
る。

〔作用〕

この発明における記録タイミング補正方式は，符号ビ
ツト列中の記録を行おうとする特定のビツト“1"の前方
（ｄ＋１）ビツト目から（ｄ＋１＋m_f）ビツト目までの
区間又は後方（ｄ＋１）ビツト目から（ｄ＋１＋m_r）ビ
ツト目までの区間のビツト“0"およびビツト“1"の配列
を識別し，識別された前記区間におけるビツト“0"およ
びビツト“1"の配列に応じてあらゆる符号ビツト列に対
して適切な記録タイミング補正量を行う。

〔発明の実施例〕

次に，この発明を（1,7）RLLコードを用いた記録方式
に対して適用した場合で，かつ特定ビツトの前後の２番
目から６番目までのビツトに基きビツトパターンを識別
する例（m_r＝m_f＝４）の実施例を図を用いて説明する。

ここで特定ビットの２番目から６番目までのビットに
着目しているのは次の理由による。まず（1,7）RLLコー
ドでは特定ビット“1"の前方及び後方には必ず１個以上
のビット“0"が存在するため、特定ビット“1"の前後１
ビット目は見る必要がない。また（1,7）RLLコードでは
特定ビット“1"の前方及び後方の２ビット目に“1"が存
在したとしても、さらに前方及び後方に“1"が存在する
のは特定ビット“1"の前方及び後方の４ビット目以降で
ある。即ち少なくとも特定ビット“1"の前方及び後方４
ビットまでは着目する必要があり、この例では２番目か
ら６番目までのビットに着目している。

このように本発明では、一般に（d,k）RLL符号に対
し，特定ビット“1"の前方及び後方に（ｄ＋１）ビット
目から（ｄ＋１）＋（ｄ＋１以上の整数）ビット目まで
を着目している。

第１図は本発明の一実施例である記録タイミング補正
方式の回路図，第２図はその動作説明図である。第１図
において（１）はＤタイプフリツプフロツプ（以後Ｄ−
FFと呼ぶ）（101）〜（113）から成る13ビツトのシフト
レジスタ，（２）はアンド回路（201）〜（220），セツ
ト・リセツトフリツプフロツプ（以後SR−FFと呼ぶ）
（221）〜（230）およびリードオンメモリ（以後ROMと
呼ぶ）（231）から成るパターン識別回路，（３）はイ
ンバータ回路（331）〜（334）,D−FF（335），遅延回
路（以後DLと呼ぶ）（336）〜（339），アンド回路（34
0）〜（344）およびオア回路（345）から成るタイミン
グ補正回路である。（４）はクロツク信号，（５）は
（1,7）RLL符号ビツト列入力，（７）は補正後データ出
力である。また，（231a）〜（231d）はROM（231）の出
力である。

（５）に入力された符号ビツト列はクロツク（４）の
タイミングでＤ−FF（113）からＤ−FF（101）へ順次転
送される。Ｄ−FF（101）〜（105）および（109）〜（1
13）の正出力はアンド回路（201），（203），（20
5），（207），（209），（211），（213），（215），
（217）および（219）によりＤ−FF（107）の正出力と
の論理積がとられ,SR−FF（221）〜（230）のセツト端
子に入力される。またＤ−FF（101）〜（105）および
（109）〜（113）の負出力はアンド回路（202），（20
4），（206），（208），（210），（212），（214），
（216），（218），（220）によりＤ−FF（107）の正出
力との論理積がとられSR−FF（221）〜（230）のリセツ
ト端子に入力される。よつて，補正の対象となるビツト
対応するＤ−FF（107）にビツト“1"がセツトされる
と，その時のＤ−FF（101）〜（105）および（109）〜
（113）の値がSR−FF（221）〜（230）にセツトされ,D
−FF（107）に次のビツト“1"がセツトされるまでSR−F
F（221）〜（230）にセツトされた値は保持される。SR
−FF（221）〜（230）の正出力はROM（231）にアクセス
すべきアドレスつまりパターンとして入力される。ROM
（231）には第３図に示されるように予め各アドレスに
記録補正書に相当する情報“0",“1",“2",“4",“8"の
いずれかを書込んでおく。第３図中,N1〜N5は0,1,2,4,8
のうちいずれかの値である。ここで“0"は基準となるタ
イミングで，“1"は非常に早いタイミングで，“2"は早
いタイミングで“4"は遅いタイミングで，“8"は非常に
遅いタイミングで記録することを意味するものとする。
よつて,D−FF（107）にビツト“1"がセツトされると,D
−FF（101）〜（105）および（109）〜（113）の値に応
じて，選択すべき記録タイミングを示す信号がROM（23
1）の出力（231a）〜（231d）として出力される。ROM
（231）の出力（231a）〜（231d）はＤ−FF（107）に次
のビツト“1"がセツトされるまで保持される。

一方Ｄ−FF（107）の正出力はＤ−FF（335）によりク
ロツク（４）の1/2周期タイミングを遅らせられる。Ｄ
−FF（335）の正出力は遅延量の異なるDL（336）〜（33
9）に入力され更にタイミングを遅らせられる。DL（33
6）〜（339）の遅延量をそれぞれT₃₃₆,T₃₃₇,T₃₃₈,T₃₃₉
とすると T₃₃₆＜T₃₃₇＜T₃₃₈＜T₃₃₉ であるとする。故にＤ−FF（335）の出力が非常に早い
タイミング,DL（336）の出力が早いタイミング,DL（33
7）が基準タイミング,DL（338）が遅いタイミング,DL
（339）が非常に遅いタイミングとなる。インバータ回
路（331）〜（334），アンド回路（340）〜（344）およ
びオア回路（345）によりROM（231）の出力（231a）〜
（231d）に応じて前記５種類のタイミングのうちの１つ
が選択されて，補正後データ（７）として出力される。

第２図を用いてもう少し詳しく動作について説明す
る。

第２図は13ビツトで一単位の情報が25クロツク分の期
間に亘つてシフトされてゆく状態を示しており，“0000
0001010１000000010１00000001"という符号ビツト列が
入力された場合の第１図に示した回路の動作を説明して
いる。従来の記録タイミング補正方式ではこのアングー
ラインを付した２つのビツト“1"（以下の記載では第３
のビツト“1"と第２のビツト“1"）は同じ補正量で補正
される。また,ROM（231）には前述のとおり予め例えば
“00000100000"番地に“8",“0000010100"番地に“4",
“0000100000"番地に“1",“0000110000"番地に“0",
“0010100000"番地に“2"が書込まれているものとす
る。上記の入力された符号ビツト列はクロツク（４）の
タイミングでシフトレジスタ（１）の中をＤ−FF（11
3）からＤ−FF（101）へ順次転送される。Ｄ−FF（10
7）にビツト“1"がセツトされた時,D−FF（101）〜（10
5）および（109）〜（113）の値がSR−FF（221）〜（23
0）にセツトされる。SR−FF（221）〜（230）にセツト
された値はＤ−FF（107）に次のビツト“1"がセツトさ
れるまで保持される。つまり，前記入力符号ビツト列の
第１のビツト“1"がＤ−FF（107）にセツトされると,SR
−FF（221）〜（230）にはそれぞれ“0",“0",“0",
“0",“0",“1",“0",“1",“0",“0"がセツトされ,D−
FF（107）に第２ビツト“1"がセツトされるまで保持さ
れる。同様にＤ−FF（107）に第２のビツト“1"がセツ
トされるとSR−FF（221）〜（230）にはそれぞれ“0",
“0",“0",“0",“1",“1",“0",“0",“0",“0"がセツ
トされ,D−FF（107）に第３のビツト“1"がセツトされ
るとSR−FF（221）〜（230）にはそれぞれ“0",“0",
“1",“0",“1",“0",“0",“0",“0",“0"がセツトさ
れ,D−FF（107）に第４のビツト“1"がセツトされるとS
R−FF（221）〜（230）にはそれぞれ“0",“0",“0",
“0",“0",“1",“0",“0",“0",“0"がセツトされ，ま
たＤ−FF（107）に第５のビツト“1"がセツトされるとS
R−FF（221）〜（230）にはそれぞれ“0",“0",“0",
“0",“1",“0",“0",“0",“0",“0"がセツトされる。
SR−FF（221）〜（230）の出力はROM（231）にアクセス
すべき番地として入力される。ROM（231）は入力された
アドレスの内容を（231a）〜（231d）として出力する。
つまりＤ−FF（107）に第１のビツト“1"がセツトされ
るとROM（231）の“0000010100"番地がアクセスされ，
その内容“4"が（231a）＝“0",（231b）＝“0",（231
c）＝“1",（231d）＝“0"として出力され，この値はＤ
−FF（107）に第２のビツト“1"がセツトされるまで保
持される。同様にＤ−FF（107）に第２のビツト“1"が
セツトされるとROM（231）の“0000110000"番地がアク
セスされ，その内容“0"が（231a）＝“0",（231b）＝
“0",（231c）＝“0",（231d）＝“0"として出力され
る。Ｄ−FF（107）に第３のビツト“1"がセツトされる
とROM（231）の“0010100000"番地がアクセスされその
内容“2"が（231a）＝“0",（231b）＝“1",（231c）＝
“0",（231d）＝“0"が出力される。Ｄ−FF（107）に第
４のビツト“1"がセツトされるとROM（231）の“000001
00000"番地がアクセスされ，その内容“8"が（231a）＝
“0",（231b）＝“0",（231c）＝“0",（231d）＝“1"
として出力される。

またＤ−FF（107）に第５のビツト“1"がセツトされ
るとROM（231）の“0000100000"番地がアクセスされそ
の内容“1"が（231a）＝“1",（231b）＝“0",（231c）
＝“0",（231d）＝“0"として出力される。

一方Ｄ−FF（107）の出力はＤ−FF（335）によりクロ
ツク（４）の半周期遅らされる。Ｄ−FF（335）の出力
は遅延量の異る４個の遅延回路（336）〜（339）により
更に遅らされる。インバータ回路（331）〜（334），ア
ンド回路（340）〜（344）およびオア回路（345）によ
りROM（231）の出力（231a）〜（231d）に応じて,D−FF
（335）および遅延回路（336）〜（339）の出力のうち
１つが選択され補正後データ（７）が得られ，記録が行
われる。つまり遅延回路（337）の出力を基準タイミン
グ,D−FF（335）の出力を非常に早いタイミング，遅延
回路（336）のタイミングを早いタイミング，遅延回路
（338）のタイミングを遅いタイミング，遅延回路（33
9）のタイミングを非常に遅いタイミングとすると，前
記入力符号ビツト列中の第１のビツト“1"はROM（231）
の出力（231a）＝“0"（231b）＝“0",（231c）＝“1",
（231d）＝“0"より遅いタイミングが，第２のビツト
“1"はROM（231）の出力（231a）＝“0",（231b）＝
“0",（231c）＝“0",（231d）＝“0"より基準タイミン
グが，第３のビツト“1"はROM（231）の各出力（231a）
＝“0",（231b）＝“1",（231c）＝“0",（231d）＝
“0"により“2"つまり早いタイミングが第４のビツト
“1"はROM（231）の出力（231a）＝“0",（231b）＝
“0",（231c）＝“0",（231d）＝“1"より非常に遅いタ
イミングが，第５のビツト“1"はROM（231）の各出力
（231a）＝“1",（231b）＝“0",（231c）＝“0",（231
d）＝“0"により記録補正量相当情報“1"つまり非常に
早いタイミングが選択され記録が行われる。

このように，本発明の記録タイミング補正方式を用い
ると従来の記録タイミング補正方式では同一の補正量で
補正されていた前記入力ビツト列のアンダーラインを付
した２つのビツト“1"に異る補正量で補正を行うことが
できる。

実施例ではＤ−FF（107）の出力がＤ−FF（335）によ
り遅延されているが，例えばそのような遅延がない場合
には,ROM（231）の出力発生タイミングはクロック
（４）の立上がりタイミングよりＤ−FF（107）の出力
とのANDにより必然的に若干遅れ，他方Ｄ−FF（107）の
出力発生タイミングはクロツク（４）の立上がりタイミ
ングよりやや遅れその遅れ量は前者の方が大きい。従つ
て実施例のようにＤ−FF（107）の出力がＤ−FF（335）
により遅延されていればROM（231）の出力がHIGHレベル
の期間中つまり記録タイミング補正のための補正量を選
択可能期間内に確実に選択し得る。本発明においてm_fお
よびm_rは磁気ヘツドおよび記録媒体の性質により決定さ
れる。上記の実施例においてはm_f＝m_r＝４の場合につい
て示した。これは符号ビツト列中のあるビツト“1"に対
してその前方６ビツト以内および後方６ビツト以内に存
在するビツト“1"がパターンビークシフトを発生させる
主な原因となつておりその外側に存在するビツト“1"は
前記符号ビツト列中のあるビツト“1"にパターンピーク
シフトをほとんど生じさせない場合に有効である。つま
り符号ビツト列が（001010１000100）である場合と符号
ビツト列が（101010１000100）である場合および符号ビ
ツト列が（001010１000101）である場合のアンダーライ
ンを付したビツト“1"に生じるパターンピークシフトが
異なり，かつ符号ビツト列が（0001010１0001000）であ
る場合と符号ビツト列が（1001010１0001000）である場
合および符号ビツト列が（0001010１0001001）である場
合のアンダーラインを付したビツト“1"に生じるパター
ンピークシフトがほぼ等しい場合に有効である。

尚上記実施例ではm_f＝m_rとしているが，ヘツドと媒体
の特性如何によつては，例えば第４図の再生信号が非対
象波形の場合には，その非対象性に基きm_f＞m_r又はm_f＜
m_rとすればよい。

上記実施例においては，パターン識別部にROM（231）
を用いたがROMの替わりに論理回路網を用いてもよい。
また，補正タイミングの種類を５種類としたが必要に応
じて増減することも可能である。

実施例においては記録を行なおうとする特定ビツト
“1"の前方および後方の数ビツトの双方の“0",“1"の
出現のし方を識別することにより該当補正量を選択する
例を示したが，前方あるいは後方の少なくとも一方のみ
により該当補正量を選択するようにしてもそれなりの効
果は実現し得ることは明らかである。

〔発明の効果〕

以上のように、この発明によれば，符号ビット列中の
記録を行おうとするビット“1"の前方（ｄ＋１）ビット
目から（ｄ＋１＋m_f）ビット目（但しm_fはｄ＋１以上の
整数）までの区間又は後方（ｄ＋１）ビット目から（ｄ
＋１＋m_r）ビット目（但しm_rはｄ＋１以上の整数）まで
の区間におけるビット“0"とビット“1"の配列に応じ前
記符号ビット列中の記録を行おうとするビット“1"に対
して記録タイミング補正を行うようにしたので、符号ビ
ット列があらゆるビットパターンである場合に対して適
切な記録タイミング補正ができる。したがって、記録密
度の高いデータ識別を効率よく正確におこなうことがで
きる。

【図面の簡単な説明】

第１図はこの発明の一実施例による記録タイミング補正
回路の回路図，第２図は第１図に示した回路の動作を表
わす図，第３図は第１図に示したもののパターン識別回
路を構成するROMの内容を概念時に示す図，第４図はパ
ターンピークシフトの概念を示した図，第５図は第１の
従来例の回路図，第６図は第５図の回路の動作を示す
図，第７図は第２の従来例のブロツク図，第８図第２の
従来例における補正量の選択条件を示す図，第９図はこ
の発明が解決しようとする問題点を示した図である。図において（１）はシフトレジスタ，（２）はパターン
識別回路，（３）はタイミング補正回路である。なお図中同一符号は同一又は相当部分を示すものとす
る。

Claims

(57)【特許請求の範囲】

【請求項１】データビット列をビット“1"と次のビット
“1"の間に含まれるビット“0"の数が最小ｄ個、最大ｋ
個である符号ビット列に変換する符号化方式を用いた記
録回路における記録タイミング補正方法であって、符号
ビット列中の記録を行おうとするビット“1"の前方（ｄ
＋１）ビット目から（ｄ＋１＋m_f）ビット目（但しm_fは
ｄ＋１以上の整数）までの区間又は後方（ｄ＋１）ビッ
ト目から（ｄ＋１＋m_r）ビット目（但しm_rはｄ＋１以上
の整数）までの区間におけるビット“0"とビット“1"の
配列に応じ前記符号ビット列中の記録を行おうとするビ
ット“1"に対して記録タイミング補正を行うことを特徴
とした記録タイミング補正方法。