JPS62145932A - Ｂ８ｚｓ符号化回路 - Google Patents
Ｂ８ｚｓ符号化回路Info
- Publication number
- JPS62145932A JPS62145932A JP28577685A JP28577685A JPS62145932A JP S62145932 A JPS62145932 A JP S62145932A JP 28577685 A JP28577685 A JP 28577685A JP 28577685 A JP28577685 A JP 28577685A JP S62145932 A JPS62145932 A JP S62145932A
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- Japan
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- circuit
- data string
- bit
- shift register
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、バイポーラ符号列の零が８個連続するブロッ
クを取シ出し、これを別に用意した特殊な符号ｉＪ？タ
ーンに置換するＢ ８ＺＳ符号化回路に関する。
クを取シ出し、これを別に用意した特殊な符号ｉＪ？タ
ーンに置換するＢ ８ＺＳ符号化回路に関する。
第３図にＢ ８ＺＳ符号の変換則を示す。図において、
Ｂはバイポーラ則パルス（前位の・ぐルスと逆極性の）
ｆルス）、■はバイポーラ則違反／ｅルス（Ｍ位の）４
ルス、！：［４のパルス）、０はゼロ・ぐルスを表わす
。
Ｂはバイポーラ則パルス（前位の・ぐルスと逆極性の）
ｆルス）、■はバイポーラ則違反／ｅルス（Ｍ位の）４
ルス、！：［４のパルス）、０はゼロ・ぐルスを表わす
。
従来、この種のＢ ８ＺＳ符号化回路は、入力デ−タ列
を最初に十極性か一極性かに振り分け、その後、データ
列内のＯ連続信号検出に８ビツトシフトレジスタ回路を
２回路有し、一方の８ビットシフトレジスタにてＶビッ
ト信号の挿入、もう一方の８ビットシフトレジスタにて
Ｂビット信号の挿入を行っていた。
を最初に十極性か一極性かに振り分け、その後、データ
列内のＯ連続信号検出に８ビツトシフトレジスタ回路を
２回路有し、一方の８ビットシフトレジスタにてＶビッ
ト信号の挿入、もう一方の８ビットシフトレジスタにて
Ｂビット信号の挿入を行っていた。
上述した従来の方式は、データ列内の０連続信号の検出
を各極性毎に行うので、８ビノトシフトレソスタ及びＯ
連続検出回路が増加し１回路規模が増大し、消費電力も
増大するという欠点がある。
を各極性毎に行うので、８ビノトシフトレソスタ及びＯ
連続検出回路が増加し１回路規模が増大し、消費電力も
増大するという欠点がある。
本発明の目的は、上述した欠点を除去し、簡単な回路構
成で消費電力の少ないＢ８ＺＳ符号化回路を提供するこ
とにある。
成で消費電力の少ないＢ８ＺＳ符号化回路を提供するこ
とにある。
本発明によれば、バイポーラ符号列からなる入力データ
列をＢ８ＺＳ符号則に従って符号化するＢ８ＺＳ符号化
回路において、前記入力データ列を受ける８ビツトシフ
トレジスタと、該８ビットシフトレジスタの出力を基に
、前記入力データ列に含まれる。８個の０連続からなる
ブロックを検出し、かつ前記Ｂ ８ＺＳ符号則に従って
バイポーラ則パルスＢ及びバイポーラ則違反ノクルス■
を前記シフトレジスタに挿入するための検出回路と、該
検出回路が８個の０連続からなるブロックを検出しう た時、 −０ＶＢＯＶＰ”信号の極性振分けを制御する
ための計数６のカウンタ回路と、＠記８ビットシフトレ
ソスタの出力の極性振分けを行う極性振分は回路とを有
し、前記入力データ列が８個のＯ連続からなるブロック
である時、前記カウンタ回路の出力により前記極性振分
は回路が制御され、前記入力データ列が８個のＯ連続か
らなるブロックではない時、前記８ビツトシフトレジス
タの出力により前記極性振分は回路が制御されることを
特徴とするＢ８ＺＳ符号化回路が得られる。
列をＢ８ＺＳ符号則に従って符号化するＢ８ＺＳ符号化
回路において、前記入力データ列を受ける８ビツトシフ
トレジスタと、該８ビットシフトレジスタの出力を基に
、前記入力データ列に含まれる。８個の０連続からなる
ブロックを検出し、かつ前記Ｂ ８ＺＳ符号則に従って
バイポーラ則パルスＢ及びバイポーラ則違反ノクルス■
を前記シフトレジスタに挿入するための検出回路と、該
検出回路が８個の０連続からなるブロックを検出しう た時、 −０ＶＢＯＶＰ”信号の極性振分けを制御する
ための計数６のカウンタ回路と、＠記８ビットシフトレ
ソスタの出力の極性振分けを行う極性振分は回路とを有
し、前記入力データ列が８個のＯ連続からなるブロック
である時、前記カウンタ回路の出力により前記極性振分
は回路が制御され、前記入力データ列が８個のＯ連続か
らなるブロックではない時、前記８ビツトシフトレジス
タの出力により前記極性振分は回路が制御されることを
特徴とするＢ８ＺＳ符号化回路が得られる。
即ち２本発明は、一つの８ビットシフトレジスタにより
、データ列内の０連続信号を検出し、データ列内にｖビ
ット信号、Ｂビット信号の挿入を行い、該Ｖピット信号
及び該Ｂビット信号の極性の振分けを制御するために計
数６の簡単なカウンタを有している。
、データ列内の０連続信号を検出し、データ列内にｖビ
ット信号、Ｂビット信号の挿入を行い、該Ｖピット信号
及び該Ｂビット信号の極性の振分けを制御するために計
数６の簡単なカウンタを有している。
次に２本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例によるＢ ８ＺＳ符号化回路
である。本符号化回路は、８ビツトシフトレジスタ回路
１と、８個の０連続信号を検出する検出回路２と、計数
６のカウンタ回路３と、極性振分は回路４とを含む。
である。本符号化回路は、８ビツトシフトレジスタ回路
１と、８個の０連続信号を検出する検出回路２と、計数
６のカウンタ回路３と、極性振分は回路４とを含む。
第２図はオールゼロ入力時の本実施例の動作タイムチャ
ートを示している。
ートを示している。
以下、第２図をも参照して２本実施例の動作を説明する
。初めに８ビツトシフトレジスタ１に入力されたデータ
１０１は、クロック１０２にょシ。
。初めに８ビツトシフトレジスタ１に入力されたデータ
１０１は、クロック１０２にょシ。
８ビツトシフトされ、その出力が１０３，１０４゜１０
５．１０６，１０７，１０８，１０９，１１０に現われ
、データ列の０連続検出回路２に入力される。例えば、
データ列内に８個の０連続が存在したとすると、信号２
０１にそれを検出した信号が出力され、その信号２０１
により、８ビットシフトレジスタの２段、５段と３段、
６段の入力を強制的に“１”にし、データ列内にＶビッ
ト、Ｂビットを挿入する。更に信号２０１により計？２
１．６のカウンタ３１をリセットし、３０１’ｉ’１″
′にする。
５．１０６，１０７，１０８，１０９，１１０に現われ
、データ列の０連続検出回路２に入力される。例えば、
データ列内に８個の０連続が存在したとすると、信号２
０１にそれを検出した信号が出力され、その信号２０１
により、８ビットシフトレジスタの２段、５段と３段、
６段の入力を強制的に“１”にし、データ列内にＶビッ
ト、Ｂビットを挿入する。更に信号２０１により計？２
１．６のカウンタ３１をリセットし、３０１’ｉ’１″
′にする。
これにより出力３０２は′０”となｐ 、 ＮＡＮＤ回
路４１は禁止され、 ＮＡＮＤ回路４２よシクロツク１
０２が選択され、２分周回路４３によりア８ビツトシフ
トされたデータ列１１０の極性振分けが行われ。
路４１は禁止され、 ＮＡＮＤ回路４２よシクロツク１
０２が選択され、２分周回路４３によりア８ビツトシフ
トされたデータ列１１０の極性振分けが行われ。
４０１．４０２に出力される。
次に２例えば、８個の０連続信号の後に８個の０連続を
含まないデータ列が１０１に入力したとすると、カウン
タ３１が６個のクロックを計数した後、３０１に＠０”
を出力し、カウンタ回路３の入力クロックを禁止する。
含まないデータ列が１０１に入力したとすると、カウン
タ３１が６個のクロックを計数した後、３０１に＠０”
を出力し、カウンタ回路３の入力クロックを禁止する。
０連続検出回路２の出力２０１は８個の０連続信号を含
まないデータ列が入力するため、リセット信号は発生せ
ず、３０２には“１”が出力され、極性振分は回路４は
１１０のデータ列により決定され、振分けられたデータ
は４０１．４０２に出力される。
まないデータ列が入力するため、リセット信号は発生せ
ず、３０２には“１”が出力され、極性振分は回路４は
１１０のデータ列により決定され、振分けられたデータ
は４０１．４０２に出力される。
以下会日
〔発明の効果〕
以上説明したように本発明は、８ビットシフトレジスタ
を１回路のみとし、８個のＯ連続信号が入力した時、Ｖ
ビット信号、Ｂビット信号の極性振分けを、計数６の簡
単なカウンタ回路を用いて。
を１回路のみとし、８個のＯ連続信号が入力した時、Ｖ
ビット信号、Ｂビット信号の極性振分けを、計数６の簡
単なカウンタ回路を用いて。
” ０ＶＢＯＶＢ ”の信号の初めのＶと最後のＢが同
極性。
極性。
初めのＢと二番目の■が同極性となるように制御するこ
とにより２回路規模の削減及び消費電力の削減ができる
効果がある。
とにより２回路規模の削減及び消費電力の削減ができる
効果がある。
第１図は本発明の一実施例を示すブロック図。
第２図はオールゼロ入力時の第１図の回路の動作タイム
チャート、第３図はＢ８ＺＳ符号則を示した図である。 １は８ビットシフトレゾスタ、２は８個の０連続の検出
回路、３は計数６のカウンタ回路、４はデータ列の極性
振分は回路、１０１はデータ列入力。 １０２はクロック入力、１０３，１０４，１０５゜１０
６．１０７，１０８，１０９，１１０はシフトレノメタ
１段目から８段目までの各出力、２０１は８個のＯ連続
検出回路の出力５３０１，３０２は計数６をカウントし
たことを示す信号、４０１゜４０２は各極性に振分けら
れたデータ列、４１゜４２はＮＡＮＤ回路、４３はフリ
ップフロノア０回路。
チャート、第３図はＢ８ＺＳ符号則を示した図である。 １は８ビットシフトレゾスタ、２は８個の０連続の検出
回路、３は計数６のカウンタ回路、４はデータ列の極性
振分は回路、１０１はデータ列入力。 １０２はクロック入力、１０３，１０４，１０５゜１０
６．１０７，１０８，１０９，１１０はシフトレノメタ
１段目から８段目までの各出力、２０１は８個のＯ連続
検出回路の出力５３０１，３０２は計数６をカウントし
たことを示す信号、４０１゜４０２は各極性に振分けら
れたデータ列、４１゜４２はＮＡＮＤ回路、４３はフリ
ップフロノア０回路。
Claims (1)
- １、バイポーラ符号列からなる入力データ列をＢ８ＺＳ
符号則に従って符号化するＢ８ＺＳ符号化回路において
、前記入力データ列を受ける８ビットシフトレジスタと
、該８ビットシフトレジスタの出力を基に、前記入力デ
ータ列に含まれる、８個の０連続からなるブロックを検
出し、かつ前記Ｂ８ＺＳ符号則に従ってバイポーラ則パ
ルスＢ及びバイポーラ則違反パルスＶを前記シフトレジ
スタに挿入するための検出回路と、該検出回路が８個の
０連続からなるブロックを検出した時、“ＯＶＢＯＶＢ
”信号の極性振分けを制御するための計数６のカウンタ
回路と、前記８ビットシフトレジスタの出力の極性振分
けを行う極性振分け回路とを有し、前記入力データ列が
８個の０連続からなるブロックである時、前記カウンタ
回路の出力により前記極性振分け回路が制御され、前記
入力データ列が８個の０連続からなるブロックではない
時、前記８ビットシフトレジスタの出力により前記極性
振分け回路が制御されることを特徴とするＢ８ＺＳ符号
化回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28577685A JPS62145932A (ja) | 1985-12-20 | 1985-12-20 | Ｂ８ｚｓ符号化回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28577685A JPS62145932A (ja) | 1985-12-20 | 1985-12-20 | Ｂ８ｚｓ符号化回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62145932A true JPS62145932A (ja) | 1987-06-30 |
| JPH0332248B2 JPH0332248B2 (ja) | 1991-05-10 |
Family
ID=17695916
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28577685A Granted JPS62145932A (ja) | 1985-12-20 | 1985-12-20 | Ｂ８ｚｓ符号化回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62145932A (ja) |
-
1985
- 1985-12-20 JP JP28577685A patent/JPS62145932A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0332248B2 (ja) | 1991-05-10 |
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