JPH01302929A - フレーム同期検出回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的コ （産業上の利用分野） 本発明は、例えばＰＣＭ通信システムの端局装置に設け
られるフレーム同期検出回路に関する。

（従来の技術） 近年、デジタル伝送はＰＣＭ通信方式が主流になってお
り、その中にマルチフレーム伝送方式がある。この種の
方式は、例えば第３図（ａ）。

（ｂ）に示す如く１フレームを１９３ビツトより構成し
た２４フレームを時分割多重してこれを１マルチフレー
ムとし、これにより電話やデータ伝送を行なうものであ
る。この種の伝送方式では、第３図（ｂ）に示す如く通
常各フレームの先頭の１ビツトをフレームビットＺとし
、このフレームビット２にフレーム同期パターンを構成
する同期ビットＱやデータリンクビット、ＣＲＣビット
等の制御用ビットを挿入して伝送するようにしている。

このうぢフレーム同期パターンの同期ビット。は、例え
ば６ビツト（０，０１０１１）から構成され、第３図（
ａ）に示すように１マルチフレーム中に４フレームおき
に分散して挿入されている。

一方、このようなマルチフレーム伝送方式において受信
データから同期ビットを検出する方式としては、従来よ
り多点監視方式が用いられている。この多点監視方式は
、例えば同期ビットが（００１０１１）からなり、この
同期ビットがデータに４フレームおきに分散配置されて
いる場合には次のように実施される。すなわち、受信デ
ータの各ビットを第４図（ａ）に示す如く順次サンプリ
ングし、これらのサンプリングビットから例えは第４図
（ｂ）のｎ　１１．　ｎ　５１．　ｎ　９１．　ｎ　１
３１　。

ｎ　１７１．　、　　ｎ　２１１のように互いに同期ビ
ットの配置間隔（４フレーム）たけ離間したビット列を
全サンプリングビットについて作る。そして、これらの
ビット列毎に例えば第５図の状態遷移図に従ってそれぞ
れ同期ビットの検出を行なう。

例えば、ビット列ｎｉｌ〜ｎ２１１について着目すると
、先ず初期状態ｓｏでサンプリングビットｎ１１につい
て同期ビットの可能性の有無を判定する。

そして、このサンプリングビットが同期ビットの１ビツ
ト目“０”に対応するものである場合には、可能性有り
と判定して同期ビットの検出状態をＳｏから８１へ１ス
テップ進まぜる。この検出状態Ｓ１に進むと、次にピッ
ｈｎ５１を受信データからサンプリングし、このビット
ｎ５１について同期ビットの可能性判定を行なう。そし
てこのサンプリングビットが同期ビットの２ビツト目“
０”に対応するものであれば、検出状態をｓｌがら１ス
テップ進ませてｓ２とし、上記サンプリングビットｎ５
１が同期ビットの可能性か無い”ＩＮであれば、検出状
態をｓｌがら初期状態ｓｏに戻す。以後同様に、４フレ
一ム間隔でビットｎ　９１．　　ｎ　１３１　。

ｎ　１７１　、　　ｎ　２１１を順次サンプリングし、
これらのサンプリングビット毎に第５図の状態遷移図に
従って同期ビットの可能性判定を行ない、この判定結果
に従って検出状態のステップまたは初期状態へのリセッ
トを行なう。このような制御を行なえば、同期ビットと
同じビットパターン（００１０１１）を有するビット列
のみ１マルチフレーム後の検出状態かＳｏに到達する。

そして、同期保゛護のためにこのような検出制御をさら
に１マルチフレ一ム期間について行ない、この合計２マ
ルチフレーム後の検出状態かＳｏになれば、そのビット
列を同期ビット（００１０１１）として検出することが
できる。

ところで、このような検出方式を従来は例えば次のよう
なフレーム同期検出回路により実現している。すなわち
、第６図に示す如く判定用データテーブル（第７図）を
記憶したＲＯＭからなる検出状態判定回路１と、多段数
のシフトレジスタ群２とを備えている。そして、検出状
態判定回路１で入力データＲＤが１ピント入力される毎
に同期ビットの可能性判定を行ない、その判定結果であ
る検出状態Ｓを表わす信号ＳＳをシフトレジスタ群２に
順次シフト入力する。そして、このシフトレジスタ群２
で上記検出状態信号ＳＳを同期ピットの配置間隔に相当
する４フレ一ム分だけ遅延したのち検出状態判定回路１
にアドレスとして供給し、これにより４フレーム後に入
力されるデータビットの可能性判定を行なうようにして
いる。尚、Ｈ８は受信装置が同期ハンティング状態にあ
るが同期確立状態にあるかを指定する信号であり、ハン
ティング状態にあるときはＨ８はＯＮとなっている。ま
た３、４はシリアル入力データＲＤを転送するためのラ
ッチ回路、５は検出状態判定回路１から出力される同期
検出信号ＦＳを出力するためのラッチ回路である。

（発明が解決しようとする課題） しかしながらこのような従来の回路は、検出状態判定回
路１から出力された検出状態信号ｓｓをシフトレジスタ
群２により４フレ一ム分遅延して次の・データビットの
判定基礎情報として検出状態判定回路１に供給するよう
にしている。このため、極めて多段数からなるシフトレ
ジスタ群２が必要であった。例えば、先に述べたように
１フレームか１９３ビツトからなり、同期ビットが４フ
レ−ムおきに分散配置されている場合には、７７２段か
らなるンフトレジスタ群２が必要となり、この結果回路
か極めて大規模になって回路の複雑化および高価化を招
いていた。

本発明はこの点に着目し、多段数からなるシフトレジス
タ群を不要とし、これにより回路の簡単小形化を図って
安価なフレーム同期検出回路を提供しようとするもので
ある。

［発明の構成］ （課題を解決するための手段） 本発明は、複数のフレームを時分割多重した１マルチフ
レーム中に一部フレームおきに所定のフレーム同期パタ
ーンを構成する複数の同期ビットを分散配置したデータ
を受信し、このデータ中の上記同期ビットを多点監視方
式により検出するフレーム同期検出回路において、上記
データの各ビット毎に各々事前に設定された判定基礎情
報に基づいて同期ビットの可能性の有無を判定しこの判
定結果に従って同期ビット検出状態の推移を表わす検出
状態情報を出力する検出状態判定回路に加えて、この検
出状態判定回路から出力される検出状態情報を少なくと
も上記一定フレーム分記憶する８毒を備えたランダムア
クセスメモリと、このランダムアクセスメモリのメモリ
制御回路とを備え、このメモリ制御回路により、上記検
出状態判定回路から出力された検出状態情報を上記ラン
ダムアクセスメモリにそれぞれ書込むとともに、上記一
定フレームに相当する時間経過後にそれぞれ読み出して
上記検出状態判定回路に上記判定基礎情報として供給す
るようにしたものである。

（作用） この結果、検出状態検出回路から出力された検出状態情
報は、ランダムアクセスメモリに一旦記憶されたのち同
期ビットの配置間隔に相当する時間経過後に読み出され
て検出状態判定回路に判定基礎情報として供給されるこ
とになるので、同期ビットの配置間隔か広く、記憶すべ
き検出状態情報が多量になる場合でも、それに合わせた
容量を持つランダムアクセスメモリを用意すればよく、
これにより回路の規模を大幅に縮小することができる。

（実施例） 第１図は、本発明の一実施例におけるフレーム同期検出
回路の構成を示すものである。尚、同図において前記第
６図と同一部分には同一符号をイ・ｊして詳しい説明は
省略する。

この回路は、ＲＯＭからなる検出状態判定回路１に加え
て、検出状態判定回路１から出力される１判定周期分、
つまり同期ビットの配置間隔に相当するデータビット分
の検出状態信号ＳＳを記憶可能な容量を有するランダム
アクセスメモリ（ＲＡＭ）６と、このＲＡＭ６の書込み
読出しアドレスを発生するアドレスカウンタ７と、ＲＡ
Ｍ６から読み出された検出状態信号ＳＳをラッチして検
出状態判定回路１にアドレスの一部として供給するラッ
チ回路８とを備えている。これらのＲＡＭ６、アドレス
カウンタ７およびラッチ回路８はそれぞれ受信データＲ
ＤのクロックＣＬＫに同期して動作する。

このような構成において、判定動作開始前にＲＡＭ６は
クリアされ、これによりＲＡＭ６の全記憶領域には第５
図に示した初期状態Ｓ。に対応する検出状態判定信号５
ＳｒＯＪがそれぞれ記憶された状態になる。

さて、この様な状態でデータＲＤの入力か開始されると
、クロックＣＬＫに同期してアドレスカウンタ７から第
２図に示す如く先ずアドレスＡ。

が出力されてＲＡＭ６に供給される。またこのときＲＡ
Ｍ６は、第２図に示すように上記クロックＣＬＫが“Ｌ
”　レベルの期間、つまりクロックＣＬＫの前半の半サ
イクルに読出し状態Ｒとなる。

このため、ＲＡＭ６からは上記クロックＣＬＫの前半の
半サイクルでアドレスＡｏに書込まれている検出状態信
号５ＳｒＯＪが読み出され、この検出状態信号ＳＳはラ
ッチ回路８を介して同期状態指定信号Ｈ８とともに検出
状態判定回路１にアドレスとして供給される。またこの
とき検出状態判定回路１には、入力データＲＤかアドレ
スの１ビツトとして供給されており、この結果検出状態
判定回路１は第７図に示す判定用データテーブルに−１
〇　　− 従って上記アドレスに応じた検出状態信号ｓｓを出力す
る。尚、このとき入力データＲＤが同期ビットの１ビツ
ト目”０”に相当する“０”であれば、第２図に示すよ
うに検出状態信号ＳＳ　ｒｌＪが出力され、また入力デ
ータＲＤか“１″であれば５ＳｒＯＪか出力される。

一方、クロックＣＬＫが“Ｈ”　レベルの期間、つまり
クロックＣＬＫの後半の半サイクルになると、ＲＡＭ６
は第２図に示すように書込み状態Ｗになる。このため、
ＲＡＭ６のアドレスＡ。に対応する記憶領域には、上記
クロックの後半の半サイクルで前記検出状態判定回路１
から出力された検出状態信号ＳＳ「１」が書込まれる。

そうして入力データＲＤの１ビツトについての判定動作
が終了し、クロックＣＬＫの次の１サイクルになると、
アドレスカウンタ７からは第２図に示す如く新たなアド
レスＡ１が出力されてＲＡＭ６に供給される。このため
ＲＡＭ６は、クロックＣＬＫの前半の半サイクルで上記
指定アドレスから検出状態信号ＳＳを読出して検出状態
判窓回路１にアドレスとして供給し、これにより検出状
態判定回路１に入力データＲＤの判定および検出状態信
号ＳＳの出力を行なわせる。またＲＡＭ６は、上記クロ
ックＣＬＫの後半の半サイクルで検出状態判定回路６か
ら新たに出力された検出状態信号ＳＳ（図では５ＳｒＯ
Ｊ）の書込みを行なう。以後同様に、データＲＤが１ビ
ツトか入力される毎に、ＲＡＭ６によりそれまで記憶さ
れていた検出状態信号ＳＳの読出しと、上記入力ビット
について検出状態判定回路１で判定され出力された検出
状態信号ＳＳの書込みとが行なわれる。

また、以上のようにして１判定周期分、つまり同期ビッ
トの配置間隔に相当する分のデータＲＤの判定が終了す
ると、アドレスカウンタ７のカウント値は初期状態に戻
り、この結果以後アドレスカウンタ７からは再びアドレ
スＡ。、Ａ１．・・が順に発生されてＲＡＭ６に供給さ
れる。したがって、ＲＡＭ６からはデータＲＤが１ビツ
ト入力される毎に、アドレスＡＯ＋　ＡＩ　、・・・に
前の１判定周期で書込まれた検出状態信号ＳＳ　ｒｌＪ
、ＳＳ「０」、・・・が順に読み出され、検出状態判定
回路１にアドレスの一部として供給される。すなわち、
検出状態信号ＳＳはＲＡＭ６により１判定周期分だけ遅
延されたのち検出状態判定回路１に供給されることにな
る。したかって、入力データＲＤの各ビットは、各々１
判定周期前のビットについて検出状態判定回路１で判定
され出力された検出状態信号ＳＳを判定基礎情報として
判定されることになる。そうして、２マルチフレ一ム分
のデータＲＤについて判定が行なわれ、この状態で互い
に同期ビットの配置間隔たけ離間した任意のビット列の
検出状態かＳ６に達すると、この時点で検出状態判定回
路１から“０“レベルの同期ビット検出信号ＦＳか出力
され、ラッチ回路８を介して図示しない同期制御回路に
供給される。

このように本実施例であれば、データＲＤが１ビツト入
力される毎に検出状態判定回路１から出力される検出状
態信号ＳＳを、ＲＡＭ６に一旦記憶して１判定周期経過
後に読み出して検出状態判窓回路１に判定基礎情報とし
て供給するようにしたので、１判定周期分の検出状態信
号ＳＳを保持するための回路をＲＡＭ６とそのアドレス
カウンタ７とラッチ回路８とからなる極めて簡単でかつ
小形な構成とすることができる。したがって、シフトレ
ジスタ群を使用する従来の回路に比べて回路規模を大幅
に縮小して安価なフレーム同期検出回路を提供すること
ができる。また、ＲＡＭ６を用いたことにより、受信デ
ータのフレームビット数や同期ビットの配置間隔が変更
になった場合でも、この変更に応じてＲＡＭの使用エリ
アを変えたり、また記憶容量の異なるＲＡＭに置換える
ことにより、非常に容易に対応することができる。

尚、本発明は上記実施例に限定されるものではなく、例
えばランダムアクセスメモリの構成や種類、メモリ制御
回路の構成や制御方式、データのフレーム構成、同期ビ
ットのビット数や配置間隔等については、本発明の要旨
を逸脱しない範囲で種々変形して実施できる。

［発明の効果］ 以上詳述したように本発明によれば、データの各ビット
毎に各々事前に設定された判定基礎情報に基ついて同期
ビットの可能性の有無を判定しこの判定結果に従って同
期ビット検出状態の推移を表わす検出状態情報を出力す
る検出状態判定回路に加えて、この検出状態判定回路か
ら出力される検出状態情報を少なくとも上記一定フレー
ム分記憶する容量を備えたランダムアクセスメモリと、
このランダムアクセスメモリのメモリ制御回路とを備え
、このメモリ制御回路により、上記検出状態判定回路か
ら出力された検出状態情報を上記ランダムアクセスメモ
リにそれぞれ書込むとともに、上記一定フレームに相当
する時間経過後にそれぞれ読み出して上記検出状態判定
回路に上記判定基礎情報として供給するようにしたこと
によって、多段数からなるシフトレジスタ群を不要にす
ることができ、これにより回路の簡単小形化を図って安
価なフレーム同期検出回路を提供することができる。

【図面の簡単な説明】

第１図は本発明の一実施例におけるフレーム同期検出回
路の構成を示す回路ブロック図、第２図は同回路の動作
説明に用いるタイミング図、第３図はマルチフレーム伝
送方式で使用されるフレーム構成の一例を示す図、第４
図および第５図は多点監視方式を説明するだめの図、第
６図は従来のフレーム同期検出回路の構成を示す回路ブ
ロック図、第７図は同回路の検出状態判定回路に記憶さ
れる判定データデープルの一例を示す図である。 １・・・検出状態判定回路、２・・・シフトレジスタ群
、３．４．５・・・ラッチ回路、６・・・ランダムアク
セスメモリ（ＲＡＭ）　、７・・アドレスカウンタ、８
・・・検出状態信号読出し用のラッチ回路、ＲＤ・・・
データ、ＣＬＫ・・・クロック、Ｈ８・・・同期状態指
定信号、ＦＳ・・同期ビット検出信号、ＳＳ・・・検出
状態信号、５ｏ−８１１・・・検出状態。 出願人代理人　弁理士　鈴江武彦

Claims (1)

【特許請求の範囲】
1. 複数のフレームを時分割多重した１マルチフレーム中に
   一定フレームおきに所定のフレーム同期パターンを構成
   する複数の同期ビットを分散配置したデータを受信し、
   このデータ中の前記同期ビットを多点監視方式により検
   出するフレーム同期検出回路において、前記データの各
   ビット毎に各々事前に設定された判定基礎情報に基づい
   て同期ビットの可能性の有無を判定しこの判定結果に従
   って同期ビット検出状態の推移を表わす検出状態情報を
   出力する検出状態判定回路と、この検出状態判定回路か
   ら出力される検出状態情報を少なくとも前記一定フレー
   ム分記憶する容量を備えたランダムアクセスメモリと、
   前記検出状態判定回路から出力された検出状態情報を前
   記ランダムアクセスメモリにそれぞれ書込むとともに前
   記一定フレームに相当する時間経過後にそれぞれ読み出
   して前記検出状態判定回路に前記判定基礎情報として供
   給するメモリ制御回路とを具備したことを特徴とするフ
   レーム同期検出回路。