JPH0326068A - フレーム同期信号発生回路 - Google Patents
フレーム同期信号発生回路Info
- Publication number
- JPH0326068A JPH0326068A JP1162310A JP16231089A JPH0326068A JP H0326068 A JPH0326068 A JP H0326068A JP 1162310 A JP1162310 A JP 1162310A JP 16231089 A JP16231089 A JP 16231089A JP H0326068 A JPH0326068 A JP H0326068A
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- JP
- Japan
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- line
- frame
- reset
- synchronization signal
- signal
- Prior art date
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- Granted
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- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 15
- 230000005764 inhibitory process Effects 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 1
Landscapes
- Synchronizing For Television (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は画像信号のフレーム同期信号発生回路に関し、
特にその発生周期の制御を行うフレーム同期信号発生回
路に関する。
特にその発生周期の制御を行うフレーム同期信号発生回
路に関する。
従来、入力画像信号のラインクロ，クおよびフレームパ
ルスを用いてフレーム同期信号を発生するフレーム同期
信号発生回路としては、第４図に示す回路が用いられて
いた， 第４図において、従来のフレーム同期信号発生回路は、
ラインクロック入力端子１２を介して画像信号の１ライ
ンごとに与えられるラインクロックＬＣＬＫをカウント
アップし、同様にフレームパルス入力端子１３を介して
画像信号の１フレームごとに与えられるフレームパルス
ＦＰによりリセットされるラインカウンタ１と、ライン
カウンタ１の出力値（ライン数）ＣＮＴ−Ｑを受け、ラ
イン数がＯになった時フレーム同期信号ＦＲＭをフレー
ム同期信号出力端子１３を介して出力するデコーダ２か
ら構成されている． 第５図に、第４図のフレーム同期信号発生回路をＮＴＳ
Ｃ方式のテレビ信号に適用した場合のタイムチャートを
示す，ＮＴＳＣ方式では画像信号のｌフレームは５２５
ラインから構威されるため、ラインカウンタ１は１０ビ
ットカウンタで構或されている．ラインカウンタｌは第
５図（ａ）に示すラインクロ，クＬＣＬＫをＯから順に
カウントする．５２５ラインに１回与えられるフレーム
パルスＦＰ（第５図（ｂ））によってラインカウンタｌ
がリセットされ、ライン数Ｃ！ＮＴ−Ｑは０になる（第
５図（ｃ））．ライン数ＣＮＴ−Ｑが０になるとデコー
ダ２がこれを検出し、フレーム同期信号ＦＲＭを出力す
る（第５図（ｄ））．通常、第５図（ｃ）に示す様に、
ラインカウンタ１は０から５２４までをくり返しカウン
トする． 〔発明が解決しようとする課題〕 上述した従来のフレーム同期信号発生回路においては、
フレームバルスＦＰによるラインヵウンタｉのリセット
のみを条件にフレーム同期信号ＦＲＭを出力していたた
め、フレームバルスＦＰが正常周期で入力されない時で
も、フレームバルスＦＰに従ってフレーム同期信号を発
生するという問題がある．たとえば第６図（ａ）および
（ｂ）に示すような、フレーム周期Ｔで互いに位相の異
なるフレームパルスがあり、いずれかを第４図に示した
フレーム同期信号発生回路に入力するとする。
ルスを用いてフレーム同期信号を発生するフレーム同期
信号発生回路としては、第４図に示す回路が用いられて
いた， 第４図において、従来のフレーム同期信号発生回路は、
ラインクロック入力端子１２を介して画像信号の１ライ
ンごとに与えられるラインクロックＬＣＬＫをカウント
アップし、同様にフレームパルス入力端子１３を介して
画像信号の１フレームごとに与えられるフレームパルス
ＦＰによりリセットされるラインカウンタ１と、ライン
カウンタ１の出力値（ライン数）ＣＮＴ−Ｑを受け、ラ
イン数がＯになった時フレーム同期信号ＦＲＭをフレー
ム同期信号出力端子１３を介して出力するデコーダ２か
ら構成されている． 第５図に、第４図のフレーム同期信号発生回路をＮＴＳ
Ｃ方式のテレビ信号に適用した場合のタイムチャートを
示す，ＮＴＳＣ方式では画像信号のｌフレームは５２５
ラインから構威されるため、ラインカウンタ１は１０ビ
ットカウンタで構或されている．ラインカウンタｌは第
５図（ａ）に示すラインクロ，クＬＣＬＫをＯから順に
カウントする．５２５ラインに１回与えられるフレーム
パルスＦＰ（第５図（ｂ））によってラインカウンタｌ
がリセットされ、ライン数Ｃ！ＮＴ−Ｑは０になる（第
５図（ｃ））．ライン数ＣＮＴ−Ｑが０になるとデコー
ダ２がこれを検出し、フレーム同期信号ＦＲＭを出力す
る（第５図（ｄ））．通常、第５図（ｃ）に示す様に、
ラインカウンタ１は０から５２４までをくり返しカウン
トする． 〔発明が解決しようとする課題〕 上述した従来のフレーム同期信号発生回路においては、
フレームバルスＦＰによるラインヵウンタｉのリセット
のみを条件にフレーム同期信号ＦＲＭを出力していたた
め、フレームバルスＦＰが正常周期で入力されない時で
も、フレームバルスＦＰに従ってフレーム同期信号を発
生するという問題がある．たとえば第６図（ａ）および
（ｂ）に示すような、フレーム周期Ｔで互いに位相の異
なるフレームパルスがあり、いずれかを第４図に示した
フレーム同期信号発生回路に入力するとする。
はじめは第１のフレームバルスエＦＰＩ（ｇ６図（ａ）
）をフレームパルス入力とし、時刻Ｔ１において第２の
フレームパルスエＦＰ ２ （Ｊ ６ １（ｂ））に切
り替えると、第６図（ｃ）に示す様に通常の周期Ｔと異
なる周期でフレームバルスＦＰがラインカウンタ１をリ
セットする。その結果、デマーダ２も通常とは異なった
周期でフレーム同期信号を出力する（第６図（ｄ））．
この場合、入力信号切り替え時のフレーム同期信号の周
期は入力画像信号の位相差に応じて通常の周期より長い
か短かいかが決まる．フレーム同期信号ＦＲＭは、図示
しない画像信号処理装置における基準となる信号であり
、通常の装置ではフレーム同期信号ＦＲＭが入力される
ことによって装置の処理を開始し、次のフレーム同期信
号ＦＲＭまでに装置の処理を終了するように動作する．
従って、通常より長い周期でフレーム同期信号が与えら
れた場合は処理開始の間隔がのびるだけですむが、通常
の周期よりも短かい周期でフレーム同期信号ＦＲＭが入
力されると、装置の処理を行なっている途中で，また最
初から次の装置の処理を実行することになってしまう。
）をフレームパルス入力とし、時刻Ｔ１において第２の
フレームパルスエＦＰ ２ （Ｊ ６ １（ｂ））に切
り替えると、第６図（ｃ）に示す様に通常の周期Ｔと異
なる周期でフレームバルスＦＰがラインカウンタ１をリ
セットする。その結果、デマーダ２も通常とは異なった
周期でフレーム同期信号を出力する（第６図（ｄ））．
この場合、入力信号切り替え時のフレーム同期信号の周
期は入力画像信号の位相差に応じて通常の周期より長い
か短かいかが決まる．フレーム同期信号ＦＲＭは、図示
しない画像信号処理装置における基準となる信号であり
、通常の装置ではフレーム同期信号ＦＲＭが入力される
ことによって装置の処理を開始し、次のフレーム同期信
号ＦＲＭまでに装置の処理を終了するように動作する．
従って、通常より長い周期でフレーム同期信号が与えら
れた場合は処理開始の間隔がのびるだけですむが、通常
の周期よりも短かい周期でフレーム同期信号ＦＲＭが入
力されると、装置の処理を行なっている途中で，また最
初から次の装置の処理を実行することになってしまう。
この画像処理装置の出力信号を他の装置で受信した場合
、処理の切れ目がわからず、正常な動作ができなくなる
という問題があった．〔課題を解決するための手段〕 本発明の目的は、定められた周期より短かい周期でフレ
ーム同期信号が発生することのないフレーム同期信号発
生回路を提供することにある。
、処理の切れ目がわからず、正常な動作ができなくなる
という問題があった．〔課題を解決するための手段〕 本発明の目的は、定められた周期より短かい周期でフレ
ーム同期信号が発生することのないフレーム同期信号発
生回路を提供することにある。
このため、本発明のフレーム同期信号発生回路は、ライ
ンカウンタの値がある定めた値に達しない場合は、フレ
ームパルスが与えられてもラインカウンタをリセットし
ないことによって上記の目的を達或している。
ンカウンタの値がある定めた値に達しない場合は、フレ
ームパルスが与えられてもラインカウンタをリセットし
ないことによって上記の目的を達或している。
次に、本発明について図面を参照して説明する。
第１図は、本発明の実施例を示すブロック図である．第
１図において本発明のフレーム同期信号発生回路は、第
４図の従来例に比較回路３およびリセットパルス発生回
路こしてのアンドゲート４を付加した構戎な有している
． 次に、第２図のタイムチャートを併用して、第１図のフ
レーム同期信号発生回路の動作を説明する。ここで、画
像信号はＮＴＳＣ方式のテレビ信号とし、比較回路３の
端子１４に入力する比較数は５２３とする．ラインカウ
ンタ１は、画像信号の１ラインごとに供給されるライン
クロックＬＣＬＸ（第２図（ａ））をカウントし、その
値（ライン数）ＣＮＴ−Ｑを出力する．ライン数ＣＮＴ
−Ｑはデコーダ２および比較回路３に供給される．デコ
ーダ２はライン数ＣＮＴ−Ｑが０になるとフレーム同期
信号Ｆ’ＲＭ（第２図（ｅ））を出力する．比較回路３
は、ライン数ＣＮＴ−Ｑと比較数入力端子ｌ４を介して
与えられる予め定めた比較数（この場合５２３）とを比
較し、ライン数ＣＮＴ一Ｑが比較数より大きい場合（５
２４以上）は論理“１″レベルの、逆の場合（Ｏ〜５２
３の時）は論理“０”レベルのリセット禁止信号ＩＮＨ
を出力する（第２図（ｄ））．一方、アンドゲート４は
フレームパルス入力端子ｌ１を介して供給されるフレー
ムバルスＦＰ（第２図（ｂ））と、リセット禁止信号Ｉ
ＮＨを入力とし、その出力信号をラインカウンタ１のリ
セット端子ＲＳＴに与える。この結果、比較回路３はラ
イン数ＣＮＴ−Ｑが０〜５２３の間は論理“０”のリセ
ット禁止信号■ＮＨをアンドゲート４に与えるため、ア
ンドゲート４はオフとなって、この間にフレームパルス
ＦＰが入力されてもラインカウンタ１はリセットされな
い。一方、ライン数ＣＮＴ−Ｑが５２４以上にたるとリ
セット禁止信号ＩＮＨは論理“１′レベルに変化し、ア
ンドゲート４をオンにするため、次のフレームパルスＦ
Ｐでラインカウンタ１がリセ，トされる。ラインカウン
タ１のリセットに伴いライン数ＣＮＴ−Ｑは０になり、
デコーダ２がこれを検出してフレーム同期信号ＦＲＭを
発生し、フレーム同期信号出力端子１３を介して出力す
る．次に、第３図を参照して通常より短かい周期でフレ
ームパルスが入力された場合について説明する。いま、
第３図（ａ）および（ｂ）に示すような、同ｍ期Ｔで異
なる位相のフレームパルスｆｆＦＰ１およびＩＦＰ２を
有する画像信号があって、図示しないフレームパルスお
よびラインクロック発生回路カ時刻Ｔ２までは第１のフ
レームパルスＩＦ’Ｐ１（第３図（ａ））を有する画像
信号を、時刻Ｔ２からは第２の・フレームバルスＩＦＰ
２（第３図（ｂ））を有する画像信号を選択したとする
と、フレームパルス入力端子１１には、第３図（Ｃ）に
示すフレームパルスが与えられる。時刻Ｔ２において入
力フレームパルスの切り替えが行われるため、通常周期
Ｔより短かい間隔でフレームパルスが入力される．しか
しこの時ラインカウンタ１は時刻ＴＯからラインクＥｆ
ｆｙクをカウントアップしはじめているためライン数が
比較数を超えておらず、リセット禁止信号ＩＮＨは論理
“０″レベルで、アンドゲート４をオフ状態にしている
ため、ラインカウンタ１をリセットしない。ラインカウ
ンタ１はラインクＧｒ，クをカウントし続け、一ライン
数が比較数を超えると、比較回路３はリセット禁止信号
ＩＮＨを論理″１′レベルに変化させる。この状態で入
力された最初のフレームパルス（時刻Ｔ３）でラインカ
ウンタｌがリセ，トされ、これをデコーダ２が検出して
フレーム同期信号ＦＲＭを出力すると同時に、リセット
禁止信号ＩＮＨは論理１１０”レベルになる． 以上説明したように、本発明においては、ラインクロッ
ク数がある一定の数に達するまでは、ラインカウンタを
リセットしない構成とすることにより、通常周期より短
かい間隔でフレーム同期信号を発生することのないフレ
ーム同期信号発生回路が実現できる． また、実施例において、比較回路をライン数が比較数よ
り大きい場合にリセット禁止信号ＩＮＨを論理“１″レ
ベルとする構戒としたため、比較数を５２３としたが、
ライン数が比較数以上の場合にリセット禁止信号ＩＮＨ
を論理“１“レベルとする構或として、比較数を５２４
にすることもできる。
１図において本発明のフレーム同期信号発生回路は、第
４図の従来例に比較回路３およびリセットパルス発生回
路こしてのアンドゲート４を付加した構戎な有している
． 次に、第２図のタイムチャートを併用して、第１図のフ
レーム同期信号発生回路の動作を説明する。ここで、画
像信号はＮＴＳＣ方式のテレビ信号とし、比較回路３の
端子１４に入力する比較数は５２３とする．ラインカウ
ンタ１は、画像信号の１ラインごとに供給されるライン
クロックＬＣＬＸ（第２図（ａ））をカウントし、その
値（ライン数）ＣＮＴ−Ｑを出力する．ライン数ＣＮＴ
−Ｑはデコーダ２および比較回路３に供給される．デコ
ーダ２はライン数ＣＮＴ−Ｑが０になるとフレーム同期
信号Ｆ’ＲＭ（第２図（ｅ））を出力する．比較回路３
は、ライン数ＣＮＴ−Ｑと比較数入力端子ｌ４を介して
与えられる予め定めた比較数（この場合５２３）とを比
較し、ライン数ＣＮＴ一Ｑが比較数より大きい場合（５
２４以上）は論理“１″レベルの、逆の場合（Ｏ〜５２
３の時）は論理“０”レベルのリセット禁止信号ＩＮＨ
を出力する（第２図（ｄ））．一方、アンドゲート４は
フレームパルス入力端子ｌ１を介して供給されるフレー
ムバルスＦＰ（第２図（ｂ））と、リセット禁止信号Ｉ
ＮＨを入力とし、その出力信号をラインカウンタ１のリ
セット端子ＲＳＴに与える。この結果、比較回路３はラ
イン数ＣＮＴ−Ｑが０〜５２３の間は論理“０”のリセ
ット禁止信号■ＮＨをアンドゲート４に与えるため、ア
ンドゲート４はオフとなって、この間にフレームパルス
ＦＰが入力されてもラインカウンタ１はリセットされな
い。一方、ライン数ＣＮＴ−Ｑが５２４以上にたるとリ
セット禁止信号ＩＮＨは論理“１′レベルに変化し、ア
ンドゲート４をオンにするため、次のフレームパルスＦ
Ｐでラインカウンタ１がリセ，トされる。ラインカウン
タ１のリセットに伴いライン数ＣＮＴ−Ｑは０になり、
デコーダ２がこれを検出してフレーム同期信号ＦＲＭを
発生し、フレーム同期信号出力端子１３を介して出力す
る．次に、第３図を参照して通常より短かい周期でフレ
ームパルスが入力された場合について説明する。いま、
第３図（ａ）および（ｂ）に示すような、同ｍ期Ｔで異
なる位相のフレームパルスｆｆＦＰ１およびＩＦＰ２を
有する画像信号があって、図示しないフレームパルスお
よびラインクロック発生回路カ時刻Ｔ２までは第１のフ
レームパルスＩＦ’Ｐ１（第３図（ａ））を有する画像
信号を、時刻Ｔ２からは第２の・フレームバルスＩＦＰ
２（第３図（ｂ））を有する画像信号を選択したとする
と、フレームパルス入力端子１１には、第３図（Ｃ）に
示すフレームパルスが与えられる。時刻Ｔ２において入
力フレームパルスの切り替えが行われるため、通常周期
Ｔより短かい間隔でフレームパルスが入力される．しか
しこの時ラインカウンタ１は時刻ＴＯからラインクＥｆ
ｆｙクをカウントアップしはじめているためライン数が
比較数を超えておらず、リセット禁止信号ＩＮＨは論理
“０″レベルで、アンドゲート４をオフ状態にしている
ため、ラインカウンタ１をリセットしない。ラインカウ
ンタ１はラインクＧｒ，クをカウントし続け、一ライン
数が比較数を超えると、比較回路３はリセット禁止信号
ＩＮＨを論理″１′レベルに変化させる。この状態で入
力された最初のフレームパルス（時刻Ｔ３）でラインカ
ウンタｌがリセ，トされ、これをデコーダ２が検出して
フレーム同期信号ＦＲＭを出力すると同時に、リセット
禁止信号ＩＮＨは論理１１０”レベルになる． 以上説明したように、本発明においては、ラインクロッ
ク数がある一定の数に達するまでは、ラインカウンタを
リセットしない構成とすることにより、通常周期より短
かい間隔でフレーム同期信号を発生することのないフレ
ーム同期信号発生回路が実現できる． また、実施例において、比較回路をライン数が比較数よ
り大きい場合にリセット禁止信号ＩＮＨを論理“１″レ
ベルとする構戒としたため、比較数を５２３としたが、
ライン数が比較数以上の場合にリセット禁止信号ＩＮＨ
を論理“１“レベルとする構或として、比較数を５２４
にすることもできる。
さらに、リセットパルス発生回路としてのゲート回路も
、リセット禁止信号の出力論理レベルに対応して選択可
能なことは言うまでもない。
、リセット禁止信号の出力論理レベルに対応して選択可
能なことは言うまでもない。
以上説明したように本発明は、画像フレーム信号ＦＰが
定められた周期より短かい間隔で入力されても、アンド
ゲート４にて定められた周期より短かい間隔でラインカ
ウンタ１をリセットすることを禁止することにより、定
められた周期かまたはそれよりも長い周期でフレーム同
期信号ＦＲＭを出力するという効果がある。
定められた周期より短かい間隔で入力されても、アンド
ゲート４にて定められた周期より短かい間隔でラインカ
ウンタ１をリセットすることを禁止することにより、定
められた周期かまたはそれよりも長い周期でフレーム同
期信号ＦＲＭを出力するという効果がある。
第１図は本発明の一実施例の構戒図、第２図および第３
図は第１図の動作を説明するタイムチャート、第４図は
従来例の構或図、第５図および第６図は第４図の動作を
説明するタイムチャートをそれぞれ示す。 ｌ・・・・・・ラインカウンタ、２・・・・・・デコー
ダ、３・・・・・・比較回路、４・・・・・・アンドゲ
ート、１１・・・・・・フレームパルス入力端子、１２
・・・・・・ラインクロック入力端子、１３・・・・・
・フレーム同期信号出力端子、１４・・・・・・比較入
力端子．
図は第１図の動作を説明するタイムチャート、第４図は
従来例の構或図、第５図および第６図は第４図の動作を
説明するタイムチャートをそれぞれ示す。 ｌ・・・・・・ラインカウンタ、２・・・・・・デコー
ダ、３・・・・・・比較回路、４・・・・・・アンドゲ
ート、１１・・・・・・フレームパルス入力端子、１２
・・・・・・ラインクロック入力端子、１３・・・・・
・フレーム同期信号出力端子、１４・・・・・・比較入
力端子．
Claims (1)
- 【特許請求の範囲】 画像信号の１ラインごとに発生するラインクロックと、
前記画像信号の１フレームごとに発生するフレームパル
スとから、フレーム同期信号を発生する画像フレーム同
期信号発生回路において、前記ラインクロックをカウン
トアップし、その値をライン数として出力するラインカ
ウンタと、前記ライン数が０になったことを検出し、前
記フレーム同期信号を発生するデコーダと、 予め定められた数と前記ライン数とを比較し、比較結果
に対応した禁止信号を発生する比較回路と、 前記フレームパルスと前記禁止信号から、前記ラインカ
ウンタのリセット信号を発生するリセット信号発生回路
から構成されることを特徴とするフレーム同期信号発生
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1162310A JPH0771197B2 (ja) | 1989-06-22 | 1989-06-22 | フレーム同期信号発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1162310A JPH0771197B2 (ja) | 1989-06-22 | 1989-06-22 | フレーム同期信号発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0326068A true JPH0326068A (ja) | 1991-02-04 |
| JPH0771197B2 JPH0771197B2 (ja) | 1995-07-31 |
Family
ID=15752086
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1162310A Expired - Fee Related JPH0771197B2 (ja) | 1989-06-22 | 1989-06-22 | フレーム同期信号発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0771197B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5502499A (en) * | 1993-12-03 | 1996-03-26 | Scientific-Atlanta, Inc. | Synchronizing waveform generator |
-
1989
- 1989-06-22 JP JP1162310A patent/JPH0771197B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5502499A (en) * | 1993-12-03 | 1996-03-26 | Scientific-Atlanta, Inc. | Synchronizing waveform generator |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0771197B2 (ja) | 1995-07-31 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |