JP3346497B2 - 電源同期パルス生成回路 - Google Patents
電源同期パルス生成回路Info
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- JP3346497B2 JP3346497B2 JP29040393A JP29040393A JP3346497B2 JP 3346497 B2 JP3346497 B2 JP 3346497B2 JP 29040393 A JP29040393 A JP 29040393A JP 29040393 A JP29040393 A JP 29040393A JP 3346497 B2 JP3346497 B2 JP 3346497B2
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- Japan
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- pulse
- generation circuit
- clock signal
- cycle
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- Synchronizing For Television (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、電源同期パルス生成回
路に係り、より詳細には、電源同期方式のカメラ等にお
いて、電源ジッタの影響を受けないようにした電源同期
パルスの生成回路に関する。
路に係り、より詳細には、電源同期方式のカメラ等にお
いて、電源ジッタの影響を受けないようにした電源同期
パルスの生成回路に関する。
【０００２】
【従来の技術】従来、電源同期方式のカメラにおいて
は、電源周期と一致して発生するパルス自体を直接同期
パルスとして使用していた。従って、電源にジッタ（位
相変動）が含まれている場合には、カメラの出力映像に
揺れを生じさせるとともにノイズとしても現れ、映像品
位を損なうという欠点を有していた。
は、電源周期と一致して発生するパルス自体を直接同期
パルスとして使用していた。従って、電源にジッタ（位
相変動）が含まれている場合には、カメラの出力映像に
揺れを生じさせるとともにノイズとしても現れ、映像品
位を損なうという欠点を有していた。
【０００３】
【発明が解決しようとする課題】本発明は、前述の欠点
の解決を図ったものであり、電源にジッタ（位相変動）
が含まれていてもその影響を受けない同期パルスを得る
ようにした電源同期パルス生成回路を提供することを目
的とする。
の解決を図ったものであり、電源にジッタ（位相変動）
が含まれていてもその影響を受けない同期パルスを得る
ようにした電源同期パルス生成回路を提供することを目
的とする。
【０００４】
【課題を解決するための手段】本発明は、ＡＣ電源の周
期でパルスを発生するパルス発生回路と、前記パルスの
パルス幅以上の時間を１周期とした所定周期のクロック
信号を発生するクロック信号発生回路と、前記パルスと
クロック信号とが入力され、該クロック信号の１周期を
パルス幅とするパルスを出力するシフトレジスタとで構
成した電源同期パルス生成回路を提供するものである。
期でパルスを発生するパルス発生回路と、前記パルスの
パルス幅以上の時間を１周期とした所定周期のクロック
信号を発生するクロック信号発生回路と、前記パルスと
クロック信号とが入力され、該クロック信号の１周期を
パルス幅とするパルスを出力するシフトレジスタとで構
成した電源同期パルス生成回路を提供するものである。
【０００５】
【作用】パルス発生回路により、電源と同期したパルス
を発生する。このパルスは、電源にジッタが含まれてい
るときにはその影響を受ける。一方、クロック信号発生
回路により前記パルスのパルス幅以上の時間を１周期と
するクロック信号を発生させる。前記パルスとクロック
信号とが入力されるシフトレジスタ又はフリップフロッ
プはクロック信号の１つが同パルス中心付近の位相と一
致してハイ（Ｈ）出力となり、、次のパルスでロー
（Ｌ）となる。これにより、シフトレジスタ等からはク
ロック信号の周期をパルス幅とした同期パルスが出力さ
れる。このパルスを後段回路の位相比較回路へ送る。
を発生する。このパルスは、電源にジッタが含まれてい
るときにはその影響を受ける。一方、クロック信号発生
回路により前記パルスのパルス幅以上の時間を１周期と
するクロック信号を発生させる。前記パルスとクロック
信号とが入力されるシフトレジスタ又はフリップフロッ
プはクロック信号の１つが同パルス中心付近の位相と一
致してハイ（Ｈ）出力となり、、次のパルスでロー
（Ｌ）となる。これにより、シフトレジスタ等からはク
ロック信号の周期をパルス幅とした同期パルスが出力さ
れる。このパルスを後段回路の位相比較回路へ送る。
【０００６】
【実施例】以下、図面に基づいて本発明による電源同期
パルス生成回路を説明する。図１は本発明による電源同
期パルス生成回路の一実施例を示す要部ブロック図、図
２は各波形のタイムチャート、図３は他の実施例を示す
要部ブロック図である。図１において、１はＡＣ（交流
電源）ライン、２は電源と同期したパルスを発生するパ
ルス発生回路、３はクロック信号発生回路、４は前記パ
ルスとクロック信号とが入力され、所定の同期パルスを
出力するシフトレジスタである。なお、５は垂直同期信
号（VD）と前記フリップフロップ４よりの同期パルスと
を位相比較する位相比較回路である。また、図３におい
て、図１と同等のものは同一符号を付し、５はフリップ
フロップである。
パルス生成回路を説明する。図１は本発明による電源同
期パルス生成回路の一実施例を示す要部ブロック図、図
２は各波形のタイムチャート、図３は他の実施例を示す
要部ブロック図である。図１において、１はＡＣ（交流
電源）ライン、２は電源と同期したパルスを発生するパ
ルス発生回路、３はクロック信号発生回路、４は前記パ
ルスとクロック信号とが入力され、所定の同期パルスを
出力するシフトレジスタである。なお、５は垂直同期信
号（VD）と前記フリップフロップ４よりの同期パルスと
を位相比較する位相比較回路である。また、図３におい
て、図１と同等のものは同一符号を付し、５はフリップ
フロップである。
【０００７】次に、本発明の動作について説明する。図
１において、パルス発生回路２は、図２（Ａ）（Ｂ）に
示すように、電源S1（Ａ図）と同期したパルスS2（Ｂ
図）を発生する。図では同パルスを電源の１周期ごとの
ゼロクロス点と同期させている。この同期は電源波形の
最大値点、又は最小値点としてもよい。もし電源にジッ
タ（位相変動）が含まれている場合には、このジッタ成
分が同図（Ｂ）の点線出示したように現れる。一方、ク
ロック信号発生回路３では図２（Ｃ）に示すクロック信
号S3を発生する。クロック信号S3の周期T2はパルスS2の
パルス幅T1以上の時間を１周期とする。また、図示のよ
うに、１つのクロックパルスがパルスS2のジッタの影響
のない中心付近になるように位相を定める。
１において、パルス発生回路２は、図２（Ａ）（Ｂ）に
示すように、電源S1（Ａ図）と同期したパルスS2（Ｂ
図）を発生する。図では同パルスを電源の１周期ごとの
ゼロクロス点と同期させている。この同期は電源波形の
最大値点、又は最小値点としてもよい。もし電源にジッ
タ（位相変動）が含まれている場合には、このジッタ成
分が同図（Ｂ）の点線出示したように現れる。一方、ク
ロック信号発生回路３では図２（Ｃ）に示すクロック信
号S3を発生する。クロック信号S3の周期T2はパルスS2の
パルス幅T1以上の時間を１周期とする。また、図示のよ
うに、１つのクロックパルスがパルスS2のジッタの影響
のない中心付近になるように位相を定める。
【０００８】以上のようなパルスS2とクロック信号S3と
が入力されるシフトレジスタ４は図２（Ｄ）の波形のパ
ルスS4を出力する。同パルスS4のパルス幅はクロック信
号S3の周期T2となる。図２（Ｂ）（Ｃ）（Ｄ）に示すよ
うにフリップフロップ４の出力パルスS4はジッタの影響
を受けない。これは、ジッタ部分ではシフトレジスタ４
がデータ取り込みを行わないからである。以上の如くし
て、電源自体にジッタが有ってもその影響を受けない電
源同期パルスが得られる。この出力パルスS4は後段回路
の位相比較回路５で垂直同期信号（VD）と位相比較し、
同VDをパルスS4に位相一致させるように位相比較回路５
がＶＣＯ（電圧制御発振器）を制御する。次に、図３に
おいては、図１のシフトレジスタ４の代わりにフリップ
フロップ６を設けた例である。動作自体は前述と同様と
なり、フリップフロップ６の出力パルスS4も図２（Ｄ）
となり、ジッタの影響を受けない。この理由も、ジッタ
部分ではフリップフロップが以前に取り込んだ状態を維
持するからである。本実施例のように動作するフリップ
フロップの代表例としてＤ型フリップフロップが挙げら
れる。フリップフロップ６の出力以降は前述の図１の場
合と同様である。
が入力されるシフトレジスタ４は図２（Ｄ）の波形のパ
ルスS4を出力する。同パルスS4のパルス幅はクロック信
号S3の周期T2となる。図２（Ｂ）（Ｃ）（Ｄ）に示すよ
うにフリップフロップ４の出力パルスS4はジッタの影響
を受けない。これは、ジッタ部分ではシフトレジスタ４
がデータ取り込みを行わないからである。以上の如くし
て、電源自体にジッタが有ってもその影響を受けない電
源同期パルスが得られる。この出力パルスS4は後段回路
の位相比較回路５で垂直同期信号（VD）と位相比較し、
同VDをパルスS4に位相一致させるように位相比較回路５
がＶＣＯ（電圧制御発振器）を制御する。次に、図３に
おいては、図１のシフトレジスタ４の代わりにフリップ
フロップ６を設けた例である。動作自体は前述と同様と
なり、フリップフロップ６の出力パルスS4も図２（Ｄ）
となり、ジッタの影響を受けない。この理由も、ジッタ
部分ではフリップフロップが以前に取り込んだ状態を維
持するからである。本実施例のように動作するフリップ
フロップの代表例としてＤ型フリップフロップが挙げら
れる。フリップフロップ６の出力以降は前述の図１の場
合と同様である。
【０００９】
【発明の効果】以上説明したように本発明によれば、電
源と同期して発生させたパルスと、所定周期のクロック
信号とから新たに同期パルスを生成するので、電源と同
期して発生させたパルスにジッタ成分が含まれていても
その影響を受けない同期パルスを得ることができる。従
って、従来のように、ジッタ成分による出力映像の揺れ
やノイズ等として現れることによる映像品質の劣化を防
止することができる。
源と同期して発生させたパルスと、所定周期のクロック
信号とから新たに同期パルスを生成するので、電源と同
期して発生させたパルスにジッタ成分が含まれていても
その影響を受けない同期パルスを得ることができる。従
って、従来のように、ジッタ成分による出力映像の揺れ
やノイズ等として現れることによる映像品質の劣化を防
止することができる。
【図１】本発明による電源同期パルス生成回路の一実施
例を示す要部ブロック図である。
例を示す要部ブロック図である。
【図２】図１を説明するための各波形のタイムチャート
である。
である。
【図３】本発明による電源同期パルス生成回路の他の実
施例を示す要部ブロック図である。
施例を示す要部ブロック図である。
１ ＡＣ（交流電源）ライン ２ パルス発生回路 ３ クロック信号発生回路 ４ シフトレジスタ ６ フリップフロップ S2 パルス発生回路出力 S3 クロック信号発生回路出力 S4 フリップフロップ出力
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H04N 5/04 - 5/12 H04N 5/222 - 5/257 H03L 1/00 - 7/26
Claims (2)
- 【請求項１】 ＡＣ電源の周期でパルスを発生するパル
ス発生回路と、前記パルスのパルス幅以上の時間を１周
期とした所定周期のクロック信号を発生するクロック信
号発生回路と、前記パルスとクロック信号とが入力さ
れ、該クロック信号の１周期をパルス幅とするパルスを
出力するシフトレジスタとで構成したことを特徴とする
電源同期パルス生成回路。 - 【請求項２】 ＡＣ電源の周期でパルスを発生するパル
ス発生回路と、前記パルスのパルス幅以上の時間を１周
期とした所定周期のクロック信号を発生するクロック信
号発生回路と、前記パルスとクロック信号とが入力さ
れ、該クロック信号の１周期をパルス幅とするパルスを
出力するフリップフロップとで構成したことを特徴とす
る電源同期パルス生成回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29040393A JP3346497B2 (ja) | 1993-11-19 | 1993-11-19 | 電源同期パルス生成回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29040393A JP3346497B2 (ja) | 1993-11-19 | 1993-11-19 | 電源同期パルス生成回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07143369A JPH07143369A (ja) | 1995-06-02 |
| JP3346497B2 true JP3346497B2 (ja) | 2002-11-18 |
Family
ID=17755564
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29040393A Expired - Fee Related JP3346497B2 (ja) | 1993-11-19 | 1993-11-19 | 電源同期パルス生成回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3346497B2 (ja) |
-
1993
- 1993-11-19 JP JP29040393A patent/JP3346497B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07143369A (ja) | 1995-06-02 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |