JPH0590958A - Ｐｌｌ回路 - Google Patents
Ｐｌｌ回路Info
- Publication number
- JPH0590958A JPH0590958A JP3276525A JP27652591A JPH0590958A JP H0590958 A JPH0590958 A JP H0590958A JP 3276525 A JP3276525 A JP 3276525A JP 27652591 A JP27652591 A JP 27652591A JP H0590958 A JPH0590958 A JP H0590958A
- Authority
- JP
- Japan
- Prior art keywords
- digital
- output
- vco
- circuit
- phase
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000010355 oscillation Effects 0.000 description 11
- 238000010586 diagram Methods 0.000 description 6
- 238000005070 sampling Methods 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/22—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using more than one loop
- H03L7/23—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using more than one loop with pulse counters or frequency dividers
- H03L7/235—Nested phase locked loops
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【目的】例えばＨＤＴＶ方式の水平同期パルスに同期し
たクロックを生成するＰＬＬの安定化を図る。 【構成】入力信号の位相とディジタルＶＣＯ７の出力信
号に基づく信号の位相とをディジタル位相比較回路４で
比較し、この比較出力でディジタルＶＣＯ７を制御する
ループに加えて、ディジタルＶＣＯ７の出力信号の位相
とリファレンス信号の位相とをアナログ位相比較回路４
で比較し、この比較出力に応じてアナログＶＣＯ９を制
御し、このアナログＶＣＯ９の出力をディジタルＶＣＯ
７のクロックに供給する第２のループを設ける。これに
より、全体的にはディジタルＰＬＬとして動作したのと
等価になり、動作が安定すると共に、ディジタル回路に
異なるクロックが不要になる。
たクロックを生成するＰＬＬの安定化を図る。 【構成】入力信号の位相とディジタルＶＣＯ７の出力信
号に基づく信号の位相とをディジタル位相比較回路４で
比較し、この比較出力でディジタルＶＣＯ７を制御する
ループに加えて、ディジタルＶＣＯ７の出力信号の位相
とリファレンス信号の位相とをアナログ位相比較回路４
で比較し、この比較出力に応じてアナログＶＣＯ９を制
御し、このアナログＶＣＯ９の出力をディジタルＶＣＯ
７のクロックに供給する第２のループを設ける。これに
より、全体的にはディジタルＰＬＬとして動作したのと
等価になり、動作が安定すると共に、ディジタル回路に
異なるクロックが不要になる。
Description
【０００１】
【産業上の利用分野】この発明は、例えばＨＤＴＶ方式
のビデオ信号の水平同期パルスにロックした信号を形成
するのに用いられるＰＬＬ回路に関する。
のビデオ信号の水平同期パルスにロックした信号を形成
するのに用いられるＰＬＬ回路に関する。
【０００２】
【従来の技術】例えば、ＨＤＴＶ方式のビデオ信号を処
理するディジタルビデオ信号処理回路では、水平同期パ
ルスのｎ倍の周波数のクロックが必要な場合がある。こ
の場合、入力ビデオ信号の水平同期パルスから、入力水
平同期パルスのｎ倍の周波数のクロックを形成するの
に、ＰＬＬ回路が用いられる。
理するディジタルビデオ信号処理回路では、水平同期パ
ルスのｎ倍の周波数のクロックが必要な場合がある。こ
の場合、入力ビデオ信号の水平同期パルスから、入力水
平同期パルスのｎ倍の周波数のクロックを形成するの
に、ＰＬＬ回路が用いられる。
【０００３】図２は、このように水平同期パルスのｎ倍
のクロックを形成する従来のＰＬＬ回路の一例を示すも
のである。図２において、入力端子５１に例えばＨＤＴ
Ｖ方式のビデオ信号の水平同期パルスｆH が供給され
る。なお、ＨＤＴＶ方式のビデオ信号の水平同期パルス
ｆH は、正負対称の３値パルスである。この水平同期パ
ルスｆH は入力端子５１からＡ／Ｄコンバータ５２に供
給される。Ａ／Ｄコンバータ５２には、マスタクロック
ＭＣＫが供給される。Ａ／Ｄコンバータ５２で入力され
た水平同期パルスがディジタル化される。
のクロックを形成する従来のＰＬＬ回路の一例を示すも
のである。図２において、入力端子５１に例えばＨＤＴ
Ｖ方式のビデオ信号の水平同期パルスｆH が供給され
る。なお、ＨＤＴＶ方式のビデオ信号の水平同期パルス
ｆH は、正負対称の３値パルスである。この水平同期パ
ルスｆH は入力端子５１からＡ／Ｄコンバータ５２に供
給される。Ａ／Ｄコンバータ５２には、マスタクロック
ＭＣＫが供給される。Ａ／Ｄコンバータ５２で入力され
た水平同期パルスがディジタル化される。
【０００４】Ａ／Ｄコンバータ５２の出力がディジタル
位相比較回路５３に供給される。ディジタル位相比較回
路５３には、アナログＶＣＯ５４の出力が１／ｎ分周回
路５５を介して供給される。ディジタル位相比較回路５
３は、例えばＡ／Ｄコンバータ５２からのディジタル水
平同期パルスｆH を、１／ｎ分周回路５５からパルスが
出力されるタイミングでサンプリングするサンプリング
回路から構成される。ＨＤＴＶ方式のビデオ信号の水平
同期パルスｆH は正負対称の３値パルスなので、これに
より、分周回路５５の出力パルスの位相と、入力水平同
期パルスの位相との位相比較データが形成される。
位相比較回路５３に供給される。ディジタル位相比較回
路５３には、アナログＶＣＯ５４の出力が１／ｎ分周回
路５５を介して供給される。ディジタル位相比較回路５
３は、例えばＡ／Ｄコンバータ５２からのディジタル水
平同期パルスｆH を、１／ｎ分周回路５５からパルスが
出力されるタイミングでサンプリングするサンプリング
回路から構成される。ＨＤＴＶ方式のビデオ信号の水平
同期パルスｆH は正負対称の３値パルスなので、これに
より、分周回路５５の出力パルスの位相と、入力水平同
期パルスの位相との位相比較データが形成される。
【０００５】つまり、ディジタル位相比較回路５３は、
例えば図３に示すように、フリップフロップ６１から構
成される。フリップフロップ６１のデータ入力端子には
Ａ／Ｄコンバータ５２の出力が供給される。フリップフ
ロップ６１のイネーブル端子には１／ｎ分周回路５５の
出力が供給される。フリップフロップ６１のクロック入
力端子にはマスタクロックＭＣＫが供給される。フリッ
プフロップ６１の出力がインバータ６２を介して出力さ
れる。
例えば図３に示すように、フリップフロップ６１から構
成される。フリップフロップ６１のデータ入力端子には
Ａ／Ｄコンバータ５２の出力が供給される。フリップフ
ロップ６１のイネーブル端子には１／ｎ分周回路５５の
出力が供給される。フリップフロップ６１のクロック入
力端子にはマスタクロックＭＣＫが供給される。フリッ
プフロップ６１の出力がインバータ６２を介して出力さ
れる。
【０００６】入力端子５１には３値パルスの水平同期パ
ルスｆH が供給され、ディジタル位相比較回路５３の一
方の入力端には、図４Ａに示すようなディジタル水平同
期パルスが供給される。一方、アナログＶＣＯ５４から
は図４Ｃに示すようなクロックが出力され、１／ｎ分周
回路５５からは、図４Ｂに示すように、１／ｎのクロッ
クが出力される。この１／ｎ分周回路５５の出力の例え
ば立ち上がりで、ディジタル水平同期パルスがサンプリ
ングされる。水平同期パルスｆH は正負対称の３値パル
スなので、これにより、図４Ｄに示すように、分周回路
５５の出力パルスの位相と入力水平同期パルスの位相と
の位相比較データが形成される。
ルスｆH が供給され、ディジタル位相比較回路５３の一
方の入力端には、図４Ａに示すようなディジタル水平同
期パルスが供給される。一方、アナログＶＣＯ５４から
は図４Ｃに示すようなクロックが出力され、１／ｎ分周
回路５５からは、図４Ｂに示すように、１／ｎのクロッ
クが出力される。この１／ｎ分周回路５５の出力の例え
ば立ち上がりで、ディジタル水平同期パルスがサンプリ
ングされる。水平同期パルスｆH は正負対称の３値パル
スなので、これにより、図４Ｄに示すように、分周回路
５５の出力パルスの位相と入力水平同期パルスの位相と
の位相比較データが形成される。
【０００７】図２において、ディジタル位相比較回路５
３の出力がディジタルループフィルタ５６を介してＤ／
Ａコンバータ５７に供給される。ディジタルループフィ
ルタ５６及びＤ／Ａコンバータ５７にはマスタクロック
ＭＣＫが供給される。Ｄ／Ａコンバータ５７で、位相誤
差データがアナログ信号電圧に変換される。このＤ／Ａ
コンバータ５７の出力がアナログＶＣＯ５４に供給さ
れ、Ｄ／Ａコンバータ５７の出力に応じて、アナログＶ
ＣＯ５４の発振周波数が制御される。
３の出力がディジタルループフィルタ５６を介してＤ／
Ａコンバータ５７に供給される。ディジタルループフィ
ルタ５６及びＤ／Ａコンバータ５７にはマスタクロック
ＭＣＫが供給される。Ｄ／Ａコンバータ５７で、位相誤
差データがアナログ信号電圧に変換される。このＤ／Ａ
コンバータ５７の出力がアナログＶＣＯ５４に供給さ
れ、Ｄ／Ａコンバータ５７の出力に応じて、アナログＶ
ＣＯ５４の発振周波数が制御される。
【０００８】アナログＶＣＯ５４の出力は、出力端子５
９から出力されると共に、１／ｎ分周回路５５を介して
ディジタル位相比較回路５３に供給される。これによ
り、位相ロックループが形成され、出力端子５９から
は、入力水平同期パルスｆH のｎ倍のクロック信号ｎｆ
H が得られる。
９から出力されると共に、１／ｎ分周回路５５を介して
ディジタル位相比較回路５３に供給される。これによ
り、位相ロックループが形成され、出力端子５９から
は、入力水平同期パルスｆH のｎ倍のクロック信号ｎｆ
H が得られる。
【０００９】ところが、上述の従来のＰＬＬ回路では、
アナログＶＣＯ５４が用いられているため、安定性が良
くない。そこで、図５に示すように、アナログＶＣＯ５
４の代わりにディジタルＶＣＯ７４を用いた構成とし、
ディジタルループフィルタ５６の出力データでディジタ
ルＶＣＯ７４の発振周波数を制御する構成とすることが
考えられる。つまり、ディジタルループフィルタ５６の
出力がディジタルＶＣＯ７４に供給される。ディジタル
ＶＣＯ７４の出力がＤ／Ａコンバータ７５に供給され
る。Ｄ／Ａコンバータ７５の出力が逓倍回路７６を介し
て出力端子７７から取り出されると共に、分周回路５５
を介してディジタル位相比較回路５３に供給される。
アナログＶＣＯ５４が用いられているため、安定性が良
くない。そこで、図５に示すように、アナログＶＣＯ５
４の代わりにディジタルＶＣＯ７４を用いた構成とし、
ディジタルループフィルタ５６の出力データでディジタ
ルＶＣＯ７４の発振周波数を制御する構成とすることが
考えられる。つまり、ディジタルループフィルタ５６の
出力がディジタルＶＣＯ７４に供給される。ディジタル
ＶＣＯ７４の出力がＤ／Ａコンバータ７５に供給され
る。Ｄ／Ａコンバータ７５の出力が逓倍回路７６を介し
て出力端子７７から取り出されると共に、分周回路５５
を介してディジタル位相比較回路５３に供給される。
【００１０】ディジタルＶＣＯ７４は、例えは、図６に
示すように構成できる。図６において、入力端子８１に
は、誤差データＤe が供給される。入力端子８２には、
搬送波データＤf が供給される。加算器８２で、誤差デ
ータＤe と搬送波データＤf とが加算される。加算器８
２の出力が加算器８３に供給される。加算器８４の出力
がモジュロ演算回路８４に供給される。モジュロ演算回
路８４の出力がラッチ８５に供給される。ラッチ８５に
は、固定のクロックＡＣＫが供給される。ラッチ８５の
出力が加算器８３に供給されると共に、ＲＯＭ８６のア
ドレスに供給される。ＲＯＭ８６には、波形データが蓄
えられる。ＲＯＭ８６の出力が出力端子８８から取り出
される。
示すように構成できる。図６において、入力端子８１に
は、誤差データＤe が供給される。入力端子８２には、
搬送波データＤf が供給される。加算器８２で、誤差デ
ータＤe と搬送波データＤf とが加算される。加算器８
２の出力が加算器８３に供給される。加算器８４の出力
がモジュロ演算回路８４に供給される。モジュロ演算回
路８４の出力がラッチ８５に供給される。ラッチ８５に
は、固定のクロックＡＣＫが供給される。ラッチ８５の
出力が加算器８３に供給されると共に、ＲＯＭ８６のア
ドレスに供給される。ＲＯＭ８６には、波形データが蓄
えられる。ＲＯＭ８６の出力が出力端子８８から取り出
される。
【００１１】加算器８３とラッチ８５とにより累積回路
が構成され、この累積回路で、固定クロックＡＣＫによ
り、ＲＯＭ８６のアドレスが歩進される。ＲＯＭ８６の
値がいくつづつ歩進されるかは、加算器８２の出力デー
タに応じて設定される。モジュロ演算回路８４はＲＯＭ
８６のアドレス数に対応しており、アドレスが所定数ま
で歩進されると、モジュロ演算回路８４によりアドレス
が開始位置に戻される。入力端子８１に与えられる誤差
データＤｅが大きくなると、アドレスの歩進する数が大
きくなり、アドレスが速く進められるので、発振周波数
が上昇する。誤差データＤｅが小さくなると、アドレス
の歩進する数が小さくなり、アドレスが遅く進められる
ので、発振周波数が下がる。
が構成され、この累積回路で、固定クロックＡＣＫによ
り、ＲＯＭ８６のアドレスが歩進される。ＲＯＭ８６の
値がいくつづつ歩進されるかは、加算器８２の出力デー
タに応じて設定される。モジュロ演算回路８４はＲＯＭ
８６のアドレス数に対応しており、アドレスが所定数ま
で歩進されると、モジュロ演算回路８４によりアドレス
が開始位置に戻される。入力端子８１に与えられる誤差
データＤｅが大きくなると、アドレスの歩進する数が大
きくなり、アドレスが速く進められるので、発振周波数
が上昇する。誤差データＤｅが小さくなると、アドレス
の歩進する数が小さくなり、アドレスが遅く進められる
ので、発振周波数が下がる。
【００１２】なお、ＲＯＭに対するアドレス発生回路
は、モジュロ２をとるとすると、ＲＯＭを用いずに、こ
のアドレス発生回路の出力をそのまま出力したり、ＭＳ
Ｂのみを出力したりすることで、所定の波形を得ること
ができる。
は、モジュロ２をとるとすると、ＲＯＭを用いずに、こ
のアドレス発生回路の出力をそのまま出力したり、ＭＳ
Ｂのみを出力したりすることで、所定の波形を得ること
ができる。
【００１３】
【発明が解決しようとする課題】ところが、上述のＰＬ
Ｌ回路では、ディジタルＶＣＯ７４を動作させるため
に、固定のクロックＡＣＫが必要である。このため、図
５に示すように、ＶＣＯとしてディジタルＶＣＯ７４を
用いると、マスタクロックＭＣＫで動く回路部分９１
と、固定のクロックＡＣＫで動く回路部分９１が生じて
しまう。このように、互いに無関係な固定クロックで動
く回路部分が生じると、集積回路化が難しくなる。
Ｌ回路では、ディジタルＶＣＯ７４を動作させるため
に、固定のクロックＡＣＫが必要である。このため、図
５に示すように、ＶＣＯとしてディジタルＶＣＯ７４を
用いると、マスタクロックＭＣＫで動く回路部分９１
と、固定のクロックＡＣＫで動く回路部分９１が生じて
しまう。このように、互いに無関係な固定クロックで動
く回路部分が生じると、集積回路化が難しくなる。
【００１４】したがって、この発明の目的は、互いに無
関係な複数の固定クロックを必要とせず、然も、動作が
安定なＰＬＬ回路を提供することにある。
関係な複数の固定クロックを必要とせず、然も、動作が
安定なＰＬＬ回路を提供することにある。
【００１５】この発明は、入力信号の位相とディジタル
ＶＣＯの出力信号の位相とをディジタル位相比較回路で
比較し、この比較出力でディジタルＶＣＯを制御する第
１のループと、ディジタルＶＣＯの出力信号の位相とリ
ファレンス信号の位相とを比較し、比較出力に応じてア
ナログＶＣＯを制御し、アナログＶＣＯの出力をディジ
タルＶＣＯのクロックに入力する第２のループとを設け
るようにしたことを特徴とするＰＬＬ回路である。
ＶＣＯの出力信号の位相とをディジタル位相比較回路で
比較し、この比較出力でディジタルＶＣＯを制御する第
１のループと、ディジタルＶＣＯの出力信号の位相とリ
ファレンス信号の位相とを比較し、比較出力に応じてア
ナログＶＣＯを制御し、アナログＶＣＯの出力をディジ
タルＶＣＯのクロックに入力する第２のループとを設け
るようにしたことを特徴とするＰＬＬ回路である。
【００１６】
【作用】ＰＬＬ回路を２重のループで構成しているた
め、ディジタルＶＣＯで発振させることができ、動作を
安定化できると共に、ディジタル回路部分に複数のクロ
ックを与える必要がなく、集積回路化が容易である。
め、ディジタルＶＣＯで発振させることができ、動作を
安定化できると共に、ディジタル回路部分に複数のクロ
ックを与える必要がなく、集積回路化が容易である。
【００１７】
【実施例】以下、この発明の一実施例について図面を参
照して説明する。図１は、この発明の一実施例を示すも
のである。図１において、入力端子１に例えばＨＤＴＶ
の水平同期パルスｆH が供給される。この水平同期パル
スｆH は、正負対象の３値パルスである。この水平同期
パルスがＡ／Ｄコンバータ２に供給される。Ａ／Ｄコン
バータ２には、端子３からマスタクロックＭＣＫが供給
される。Ａ／Ｄコンバータ２で、入力端子１からの水平
同期パルスがでディジタル化される。このＡ／Ｄコンバ
ータ２の出力がディジタル位相比較回路４に供給され
る。
照して説明する。図１は、この発明の一実施例を示すも
のである。図１において、入力端子１に例えばＨＤＴＶ
の水平同期パルスｆH が供給される。この水平同期パル
スｆH は、正負対象の３値パルスである。この水平同期
パルスがＡ／Ｄコンバータ２に供給される。Ａ／Ｄコン
バータ２には、端子３からマスタクロックＭＣＫが供給
される。Ａ／Ｄコンバータ２で、入力端子１からの水平
同期パルスがでディジタル化される。このＡ／Ｄコンバ
ータ２の出力がディジタル位相比較回路４に供給され
る。
【００１８】ディジタル位相比較回路４には、１／ｎ分
周回路５の出力が供給される。ディジタル位相比較回路
４は、例えば、１／ｎ分周回路５からの出力パルスのタ
イミングで、Ａ／Ｄコンバータ２の出力をサンプリング
する構成とされる。ＨＤＴＶ方式のビデオ信号の水平同
期パルスｆH は正負対象の３値パルスであるから、この
ようにＡ／Ｄコンバータ２の出力を１／ｎ分周回路５か
らの出力パルスのタイミングで取り込むことにより、入
力信号の位相と１／ｎ分周回路５の出力信号の位相との
位相比較出力が得られる。
周回路５の出力が供給される。ディジタル位相比較回路
４は、例えば、１／ｎ分周回路５からの出力パルスのタ
イミングで、Ａ／Ｄコンバータ２の出力をサンプリング
する構成とされる。ＨＤＴＶ方式のビデオ信号の水平同
期パルスｆH は正負対象の３値パルスであるから、この
ようにＡ／Ｄコンバータ２の出力を１／ｎ分周回路５か
らの出力パルスのタイミングで取り込むことにより、入
力信号の位相と１／ｎ分周回路５の出力信号の位相との
位相比較出力が得られる。
【００１９】ディジタル位相比較回路４の出力がディジ
タルループフィルタ６に供給される。ディジタル位相比
較回路４及びディジタルループフィルタ６には、マスタ
クロックＭＣＫが供給される。ディジタルループフィル
タ６の出力がディジタルＶＣＯ７に供給される。ディジ
タルＶＣＯ７の発振周波数は、このディジタルループフ
ィルタ６の出力データに応じて制御される。ディジタル
ＶＣＯ７は、ＲＯＭのアドレスを形成する累積回路及び
モジュロ演算回路と、波形データが蓄えられるＲＯＭと
により構成できる。
タルループフィルタ６に供給される。ディジタル位相比
較回路４及びディジタルループフィルタ６には、マスタ
クロックＭＣＫが供給される。ディジタルループフィル
タ６の出力がディジタルＶＣＯ７に供給される。ディジ
タルＶＣＯ７の発振周波数は、このディジタルループフ
ィルタ６の出力データに応じて制御される。ディジタル
ＶＣＯ７は、ＲＯＭのアドレスを形成する累積回路及び
モジュロ演算回路と、波形データが蓄えられるＲＯＭと
により構成できる。
【００２０】ディジタルＶＣＯ７の出力がＤ／Ａコンバ
ータ８に供給される。Ｄ／Ａコンバータ８でディジタル
ＶＣＯ７の出力がアナログ信号に変換される。Ｄ／Ａコ
ンバータ８の出力がアナログ位相比較回路９に供給され
る。アナログ位相比較回路９には、端子１０からリファ
レンス信号が供給される。アナログ位相比較回路９で、
Ｄ／Ａコンバータ８から出力される信号の位相と、リフ
ァレンス信号の位相とが比較される。アナログ位相比較
回路９の出力がアナログループフィルタ１１を介してア
ナログＶＣＯ１２に供給される。アナログＶＣＯ１２の
発振周波数は、アナログループフィルタ１１の出力に応
じて制御される。アナログＶＣＯ１２の出力が出力端子
１３から出力されると共に、１／ｎ分周回路５を介して
ディジタル位相比較回路４に供給される。
ータ８に供給される。Ｄ／Ａコンバータ８でディジタル
ＶＣＯ７の出力がアナログ信号に変換される。Ｄ／Ａコ
ンバータ８の出力がアナログ位相比較回路９に供給され
る。アナログ位相比較回路９には、端子１０からリファ
レンス信号が供給される。アナログ位相比較回路９で、
Ｄ／Ａコンバータ８から出力される信号の位相と、リフ
ァレンス信号の位相とが比較される。アナログ位相比較
回路９の出力がアナログループフィルタ１１を介してア
ナログＶＣＯ１２に供給される。アナログＶＣＯ１２の
発振周波数は、アナログループフィルタ１１の出力に応
じて制御される。アナログＶＣＯ１２の出力が出力端子
１３から出力されると共に、１／ｎ分周回路５を介して
ディジタル位相比較回路４に供給される。
【００２１】このようなＰＬＬ回路では、全体的には、
ディジタルＶＣＯ７の出力に基づいてアナログＶＣＯ１
２が発振制御され、アナログＶＣＯ１２の出力が１／ｎ
分周回路５を介してディジタル位相比較回路４に供給さ
れ、ディジタル位相比較回路４で、入力水平同期パルス
の位相と比較され、この比較出力により、ディジタルＶ
ＣＯ７の発振周波数が制御される。ディジタルＶＣＯ７
のクロック入力端子にはアナログＶＣＯ１２の出力が供
給されており、このアナログＶＣＯ１２の出力周波数が
変動すると、ディジタルＶＣＯ７の発振周波数は変動す
るが、このディジタルＶＣＯ７の発振出力の位相はアナ
ログ位相比較回路９でリファレンス信号と比較され、こ
の比較出力でアナログＶＣＯ１２の発振周波数が制御さ
れるため、ディジタルＶＣＯ７の出力は安定される。し
たがって、このＰＬＬ回路は、内側のループゲインが高
いとすれば、ディジタルＶＣＯ７の出力と入力信号とを
ディジタル位相比較回路４で位相比較をし、この比較出
力に応じてディジタルＶＣＯ７を制御しているのと等価
であり、全てディジタル回路でＰＬＬがこ。うせいでき
たことになり、安定した発振出力を得ることができる。
然も、破線で囲むディジタル回路部分２１は、マスタク
ロックＭＣＫで動作しており、ディジタル回路部分に複
数の周波数のクロックが不要で、集積回路化が容易であ
る。
ディジタルＶＣＯ７の出力に基づいてアナログＶＣＯ１
２が発振制御され、アナログＶＣＯ１２の出力が１／ｎ
分周回路５を介してディジタル位相比較回路４に供給さ
れ、ディジタル位相比較回路４で、入力水平同期パルス
の位相と比較され、この比較出力により、ディジタルＶ
ＣＯ７の発振周波数が制御される。ディジタルＶＣＯ７
のクロック入力端子にはアナログＶＣＯ１２の出力が供
給されており、このアナログＶＣＯ１２の出力周波数が
変動すると、ディジタルＶＣＯ７の発振周波数は変動す
るが、このディジタルＶＣＯ７の発振出力の位相はアナ
ログ位相比較回路９でリファレンス信号と比較され、こ
の比較出力でアナログＶＣＯ１２の発振周波数が制御さ
れるため、ディジタルＶＣＯ７の出力は安定される。し
たがって、このＰＬＬ回路は、内側のループゲインが高
いとすれば、ディジタルＶＣＯ７の出力と入力信号とを
ディジタル位相比較回路４で位相比較をし、この比較出
力に応じてディジタルＶＣＯ７を制御しているのと等価
であり、全てディジタル回路でＰＬＬがこ。うせいでき
たことになり、安定した発振出力を得ることができる。
然も、破線で囲むディジタル回路部分２１は、マスタク
ロックＭＣＫで動作しており、ディジタル回路部分に複
数の周波数のクロックが不要で、集積回路化が容易であ
る。
【００２２】
【発明の効果】この発明によれば、ＰＬＬ回路を２重の
ループで構成しているため、ディジタルＶＣＯで発振さ
せることができ、動作を安定化できると共に、ディジタ
ル回路部分に複数のクロックを与える必要がなく、集積
回路化が容易である。
ループで構成しているため、ディジタルＶＣＯで発振さ
せることができ、動作を安定化できると共に、ディジタ
ル回路部分に複数のクロックを与える必要がなく、集積
回路化が容易である。
【図１】この発明の一実施例のブロック図である。
【図２】従来のＰＬＬ回路の一例のブロック図である。
【図３】従来のＰＬＬ回路の一例の位相比較回路の説明
に用いるブロック図である。
に用いるブロック図である。
【図４】従来のＰＬＬ回路の一例の位相比較回路の説明
に用いる波形図である。
に用いる波形図である。
【図５】従来のＰＬＬ回路の他の例のブロック図であ
る。
る。
【図６】従来のＰＬＬ回路の他の例のディジタルＶＣＯ
の説明に用いるブロック図である。
の説明に用いるブロック図である。
１ 入力端子 ４ ディジタル位相比較回路 ７ ディジタルＶＣＯ ９ アナログ位相比較回路 １２ アナログＶＣＯ
Claims (1)
- 【請求項１】 入力信号の位相とディジタルＶＣＯの出
力信号の位相とをディジタル位相比較回路で比較し、こ
の比較出力で上記ディジタルＶＣＯを制御する第１のル
ープと、 上記ディジタルＶＣＯの出力信号の位相とリファレンス
信号の位相とを比較し、上記比較出力に応じてアナログ
ＶＣＯを制御し、上記アナログＶＣＯの出力を上記ディ
ジタルＶＣＯのクロックに入力する第２のループとを設
けるようにしたことを特徴とするＰＬＬ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27652591A JP3227737B2 (ja) | 1991-09-27 | 1991-09-27 | Ｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27652591A JP3227737B2 (ja) | 1991-09-27 | 1991-09-27 | Ｐｌｌ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0590958A true JPH0590958A (ja) | 1993-04-09 |
| JP3227737B2 JP3227737B2 (ja) | 2001-11-12 |
Family
ID=17570692
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27652591A Expired - Fee Related JP3227737B2 (ja) | 1991-09-27 | 1991-09-27 | Ｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3227737B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7532250B2 (en) | 2004-10-13 | 2009-05-12 | Panasonic Corporation | Clock generation apparatus |
| US7760766B2 (en) | 2005-07-04 | 2010-07-20 | Panasonic Corporation | Audio processor |
-
1991
- 1991-09-27 JP JP27652591A patent/JP3227737B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7532250B2 (en) | 2004-10-13 | 2009-05-12 | Panasonic Corporation | Clock generation apparatus |
| US7760766B2 (en) | 2005-07-04 | 2010-07-20 | Panasonic Corporation | Audio processor |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3227737B2 (ja) | 2001-11-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3408030B2 (ja) | 位相比較器 | |
| JPH09162729A (ja) | デジタルｐｌｌ回路 | |
| JPH0590958A (ja) | Ｐｌｌ回路 | |
| KR100256838B1 (ko) | Pll 회로와 pll 회로용 노이즈 감소 방법 | |
| US6018273A (en) | Externally-synchronized voltage-controlled oscillator in phase locked loop | |
| JPH06303133A (ja) | 発振回路、周波数電圧変換回路、位相同期ループ回路及びクロック抽出回路 | |
| JPH1013395A (ja) | 位相同期回路 | |
| JP3185768B2 (ja) | 周波数比較器及びこれを用いたクロック抽出回路 | |
| JP2800305B2 (ja) | クロック発生回路 | |
| JPH04273618A (ja) | Ｐｌｌ回路 | |
| JP2748746B2 (ja) | 位相同期発振器 | |
| JP3117804B2 (ja) | 水平同期再生装置 | |
| KR960006943B1 (ko) | 디지탈 위상동기루프(pll) | |
| JPH05129913A (ja) | 位相比較回路 | |
| JP3346497B2 (ja) | 電源同期パルス生成回路 | |
| JPH08172355A (ja) | Ｐｌｌ回路 | |
| JP2929837B2 (ja) | 信号同期回路 | |
| JPH06104743A (ja) | 比較前処理回路及びフェイズ・ロックド・ループ回路 | |
| JPS5967730A (ja) | Ｐｌｌ回路 | |
| JPS63173467A (ja) | 水平同期信号ブランキングパルス発生器 | |
| JPH0126596B2 (ja) | ||
| JP2003348063A (ja) | クロック同期回路 | |
| JPH07123292A (ja) | 位相同期回路 | |
| JPH07212196A (ja) | 波形発生回路 | |
| JPS6343471A (ja) | 周波数逓倍装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080907 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090907 Year of fee payment: 8 |
|
| LAPS | Cancellation because of no payment of annual fees |