JP2889435B2 - 水平同期信号検出装置 - Google Patents
水平同期信号検出装置Info
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Description
【０００１】
【産業上の利用分野】この発明は、ＴＶカメラの外部同
期システムの水平同期信号検出装置に関するものであ
る。
期システムの水平同期信号検出装置に関するものであ
る。
【０００２】
【従来の技術】現在、監視システムの分野では複数のＴ
Ｖカメラを外部同期させ、条件に応じてカメラを切り換
える方式が一般的である。外部同期方式としては、各Ｔ
Ｖカメラに外部複合同期信号を与え、各ＴＶカメラ内部
で水平同期信号、垂直同期信号の分離を行い水平・垂直
のそれぞれで同期をとる方式が採用されている。
Ｖカメラを外部同期させ、条件に応じてカメラを切り換
える方式が一般的である。外部同期方式としては、各Ｔ
Ｖカメラに外部複合同期信号を与え、各ＴＶカメラ内部
で水平同期信号、垂直同期信号の分離を行い水平・垂直
のそれぞれで同期をとる方式が採用されている。
【０００３】図５は、従来の外部同期方式による水平同
期部の構成を示すブロック図で、５１は水平同期信号検
出装置、５２は位相比較器、５３はＶＣＯ、５４はカメ
ラの信号処理に必要な種々のパルスを作る内部パルス発
生回路である。まず、外部複合同期信号ＳＣは、水平同
期信号検出装置５１で水平同期信号ＨＤとして出力さ
れ、この水平同期信号ＨＤと、ＶＣＯ５３で発振したク
ロックを内部パルス発生回路５４で分周して得られる水
平同期信号ＨＤ’とがとともに位相比較器５２に入力さ
れ、位相ズレに応じてＶＣＯ５３を制御することによ
り、最終的に外部複合同期信号ＳＣと同期した水平同期
信号が得られる。
期部の構成を示すブロック図で、５１は水平同期信号検
出装置、５２は位相比較器、５３はＶＣＯ、５４はカメ
ラの信号処理に必要な種々のパルスを作る内部パルス発
生回路である。まず、外部複合同期信号ＳＣは、水平同
期信号検出装置５１で水平同期信号ＨＤとして出力さ
れ、この水平同期信号ＨＤと、ＶＣＯ５３で発振したク
ロックを内部パルス発生回路５４で分周して得られる水
平同期信号ＨＤ’とがとともに位相比較器５２に入力さ
れ、位相ズレに応じてＶＣＯ５３を制御することによ
り、最終的に外部複合同期信号ＳＣと同期した水平同期
信号が得られる。
【０００４】図６は、図５における水平同期信号検出装
置５１の構成を示すブロック図で、６１は外部複合同期
信号ＳＣを入力としその立ち下がり又は立上がりを検出
するエッヂ検出回路、６２はカウンタリセット制御回
路、６３はカウンタである。カウンタリセット制御回路
６２は、エッヂ検出回路６１の出力とカウンタ６３の出
力によってカウンタ６３の動作する期間を決定する。６
４はエッヂ検出回路６１の出力とカウンタリセット制御
回路６２の出力を入力とし水平同期信号ＨＤを発生させ
る水平同期信号発生回路である。
置５１の構成を示すブロック図で、６１は外部複合同期
信号ＳＣを入力としその立ち下がり又は立上がりを検出
するエッヂ検出回路、６２はカウンタリセット制御回
路、６３はカウンタである。カウンタリセット制御回路
６２は、エッヂ検出回路６１の出力とカウンタ６３の出
力によってカウンタ６３の動作する期間を決定する。６
４はエッヂ検出回路６１の出力とカウンタリセット制御
回路６２の出力を入力とし水平同期信号ＨＤを発生させ
る水平同期信号発生回路である。
【０００５】図７は、図６に示す各回路の動作タイミン
グを示すタイミングチャートで、ｎはエッヂ検出回路６
１の出力波形（この場合は入力パルスの立ち下がりを検
出する）、ｏはカウンタリセット制御回路６２より出力
され、カウンタ６３を動作状態にさせるためのカウンタ
スタートパルス、ｐはカウンタリセット制御回路６２よ
り出力され、カウンタ６３をリセットさせるためのカウ
ンタリセットパルス、ＣＬはカウンタ６３に入力される
クロック、ＣＭＴはカウンタ６３の動作期間を示すパル
スを示す。
グを示すタイミングチャートで、ｎはエッヂ検出回路６
１の出力波形（この場合は入力パルスの立ち下がりを検
出する）、ｏはカウンタリセット制御回路６２より出力
され、カウンタ６３を動作状態にさせるためのカウンタ
スタートパルス、ｐはカウンタリセット制御回路６２よ
り出力され、カウンタ６３をリセットさせるためのカウ
ンタリセットパルス、ＣＬはカウンタ６３に入力される
クロック、ＣＭＴはカウンタ６３の動作期間を示すパル
スを示す。
【０００６】以上のように構成された水平同期信号検出
装置の動作について説明する。まず、エッヂ検出回路６
１に図７に示す波形の外部複合同期信号ＳＣが入力さ
れ、外部複合同期信号ＳＣの立ち下がりエッヂが検出さ
れる。次に、カウンタリセット制御回路６２にエッヂ検
出回路６１の出力ｎが入力されると、図７のＣＭＴに示
すようにカウンタ６３がカウントを開始する。そして外
部複合同期信号ＳＣのうち垂直帰線期間内の１／２水平
走査期間毎の等価パルス、きり込みパルスの影響が除去
できる時間（１／２水平走査期間以上）経過後、カウン
タ６３の出力によりカウンタリセット制御回路６２が、
カウンタリセットパルスｐを作成し、カウンタ６３をリ
セットする。そして、エッヂ検出回路６１の出力ｎとカ
ウンタリセットパルスｐを入力とし、水平同期信号発生
回路６４により水平同期信号ＨＤが作成される。
装置の動作について説明する。まず、エッヂ検出回路６
１に図７に示す波形の外部複合同期信号ＳＣが入力さ
れ、外部複合同期信号ＳＣの立ち下がりエッヂが検出さ
れる。次に、カウンタリセット制御回路６２にエッヂ検
出回路６１の出力ｎが入力されると、図７のＣＭＴに示
すようにカウンタ６３がカウントを開始する。そして外
部複合同期信号ＳＣのうち垂直帰線期間内の１／２水平
走査期間毎の等価パルス、きり込みパルスの影響が除去
できる時間（１／２水平走査期間以上）経過後、カウン
タ６３の出力によりカウンタリセット制御回路６２が、
カウンタリセットパルスｐを作成し、カウンタ６３をリ
セットする。そして、エッヂ検出回路６１の出力ｎとカ
ウンタリセットパルスｐを入力とし、水平同期信号発生
回路６４により水平同期信号ＨＤが作成される。
【０００７】
【発明が解決しようとする課題】しかしながら、上記し
た従来の水平同期信号検出装置では、映像走査期間内で
カウンタの動作する期間と停止している期間があり、ま
た、従来からカウンタ回路に用いられているバイナリー
カウンタではフリップフロップの同時変化数がクロック
入力に対して不均一となっていたものである。このた
め、このような水平同期信号検出回路が撮像素子等のア
ナログ信号を取り扱うデバイスの駆動回路と同一チップ
上に配置されると、この同時変化数の不均一がカウンタ
ノイズを発生し、アナログ信号に悪影響をおよぼすとい
う問題点があった。
た従来の水平同期信号検出装置では、映像走査期間内で
カウンタの動作する期間と停止している期間があり、ま
た、従来からカウンタ回路に用いられているバイナリー
カウンタではフリップフロップの同時変化数がクロック
入力に対して不均一となっていたものである。このた
め、このような水平同期信号検出回路が撮像素子等のア
ナログ信号を取り扱うデバイスの駆動回路と同一チップ
上に配置されると、この同時変化数の不均一がカウンタ
ノイズを発生し、アナログ信号に悪影響をおよぼすとい
う問題点があった。
【０００８】したがって、この発明の目的は、カウンタ
ノイズの発生を抑えアナログ信号への影響を最小限に抑
制あるいは防止することができる水平同期信号検出装置
を提供することである。
ノイズの発生を抑えアナログ信号への影響を最小限に抑
制あるいは防止することができる水平同期信号検出装置
を提供することである。
【０００９】
【課題を解決するための手段】本発明の水平同期信号検
出装置は、入力された外部複合同期信号をカメラ内部で
水平同期信号と垂直同期信号とに分離し、水平同期信号
で同期をとる方式のカメラに用いられ、外部複合同期信
号を入力して水平同期信号を出力する水平同期信号検出
装置であって、外部複合同期信号の立ち上がりまたは立
ち下がりを検出し、その検出に応答して水平同期信号を
第１のレベル状態として出力し、第１のリセット信号に
基づいてリセットされ水平同期信号を第２のレベル状態
として出力するエッジ検出手段と、外部複合同期信号の
立ち上がりまたは立ち下がりを基準としてカウント動作
を開始し、第１の所定数を計数時に第２のリセット信号
を出力し、第１の所定数より大きな第２の所定数を計数
時に第１のリセット信号を出力するとともに自らをリセ
ットしてカウント動作を停止し、第１のリセット信号が
水平帰線期間内に出力されるように第２の所定の計数を
設定した第１のカウンタと、第１のカウンタが出力する
第２のリセット信号によりリセットされ、そのリセット
解除後にカウント動作を開始し、１水平走査期間のうち
１／２水平走査期間以上に相当する数のクロックの計数
を行うためのＮビットの計数段を有する第２のカウンタ
とを備え、第２のカウンタは、ｋ−１（ｋは３以上Ｎ以
下の自然数）ビット目の計数段の正論理出力とｋ−２ビ
ット目以下の計数段の負論理出力とが入力される論理積
回路の出力、もしくは、ｋ−１ビット目の計数段の負論
理出力とｋ−２ビット目以下の計数段の正論理出力とが
入力される論理和回路の出力を、ｋビット目の計数段に
結合した構成を有し、エッジ検出手段は、第１のカウン
タが出力する第１のリセット信号に基づいてリセットさ
れる他に、１／２水平走査時点の等価パルス及び切り込
みパルスの立ち上がりもしくは立ち下がり時を含む第１
の期間と，この第１の期間以外の期間である水平同期信
号の第１のレベル状態と第２のレベル状態との状態が切
り替わる時を含む第２の期間とにおいて論理が異なる第
２のカウンタのｎ（ｎはＮ以下の自然数）ビット目の出
力に基づいて、第１の期間中リセットされることを特徴
とする。
出装置は、入力された外部複合同期信号をカメラ内部で
水平同期信号と垂直同期信号とに分離し、水平同期信号
で同期をとる方式のカメラに用いられ、外部複合同期信
号を入力して水平同期信号を出力する水平同期信号検出
装置であって、外部複合同期信号の立ち上がりまたは立
ち下がりを検出し、その検出に応答して水平同期信号を
第１のレベル状態として出力し、第１のリセット信号に
基づいてリセットされ水平同期信号を第２のレベル状態
として出力するエッジ検出手段と、外部複合同期信号の
立ち上がりまたは立ち下がりを基準としてカウント動作
を開始し、第１の所定数を計数時に第２のリセット信号
を出力し、第１の所定数より大きな第２の所定数を計数
時に第１のリセット信号を出力するとともに自らをリセ
ットしてカウント動作を停止し、第１のリセット信号が
水平帰線期間内に出力されるように第２の所定の計数を
設定した第１のカウンタと、第１のカウンタが出力する
第２のリセット信号によりリセットされ、そのリセット
解除後にカウント動作を開始し、１水平走査期間のうち
１／２水平走査期間以上に相当する数のクロックの計数
を行うためのＮビットの計数段を有する第２のカウンタ
とを備え、第２のカウンタは、ｋ−１（ｋは３以上Ｎ以
下の自然数）ビット目の計数段の正論理出力とｋ−２ビ
ット目以下の計数段の負論理出力とが入力される論理積
回路の出力、もしくは、ｋ−１ビット目の計数段の負論
理出力とｋ−２ビット目以下の計数段の正論理出力とが
入力される論理和回路の出力を、ｋビット目の計数段に
結合した構成を有し、エッジ検出手段は、第１のカウン
タが出力する第１のリセット信号に基づいてリセットさ
れる他に、１／２水平走査時点の等価パルス及び切り込
みパルスの立ち上がりもしくは立ち下がり時を含む第１
の期間と，この第１の期間以外の期間である水平同期信
号の第１のレベル状態と第２のレベル状態との状態が切
り替わる時を含む第２の期間とにおいて論理が異なる第
２のカウンタのｎ（ｎはＮ以下の自然数）ビット目の出
力に基づいて、第１の期間中リセットされることを特徴
とする。
【００１０】
【００１１】
【作用】本発明の構成によれば、エッジ検出手段が、１
／２水平走査時点の等価パルス及び切り込みパルスの立
ち上がりもしくは立ち下がり時を含む第１の期間と，こ
の第１の期間以外の期間である水平同期信号の第１のレ
ベル状態と第２のレベル状態との状態が切り替わる時を
含む第２の期間とにおいて論理が異なる第２のカウンタ
のｎビット目の出力に基づいて、第１の期間中リセット
されることにより、外部複合同期信号のうち垂直帰線期
間内の１／２水平走査期間毎の等価パルス、切り込みパ
ルスの影響を受けることなく外部水平同期信号を検出す
ることができる。そして、１水平走査期間のうち１／２
水平走査期間以上に相当する数のクロックの計数を行う
ためのＮビットの計数段を有する第２のカウンタの構成
を、ｋ−１（ｋは３以上Ｎ以下の自然数）ビット目の計
数段の正論理出力とｋ−２ビット目以下の計数段の負論
理出力とが入力される論理積回路の出力、もしくは、ｋ
−１ビット目の計数段の負論理出力とｋ−２ビット目以
下の計数段の正論理出力とが入力される論理和回路の出
力を、ｋビット目の計数段に結合した構成とすることに
より、映像走査期間内においてクロック入力の立ち上が
りまたは立ち下がりに対するカウンタの同時変化数が均
一となり、カウンタノイズの発生を抑えることができ
る。
／２水平走査時点の等価パルス及び切り込みパルスの立
ち上がりもしくは立ち下がり時を含む第１の期間と，こ
の第１の期間以外の期間である水平同期信号の第１のレ
ベル状態と第２のレベル状態との状態が切り替わる時を
含む第２の期間とにおいて論理が異なる第２のカウンタ
のｎビット目の出力に基づいて、第１の期間中リセット
されることにより、外部複合同期信号のうち垂直帰線期
間内の１／２水平走査期間毎の等価パルス、切り込みパ
ルスの影響を受けることなく外部水平同期信号を検出す
ることができる。そして、１水平走査期間のうち１／２
水平走査期間以上に相当する数のクロックの計数を行う
ためのＮビットの計数段を有する第２のカウンタの構成
を、ｋ−１（ｋは３以上Ｎ以下の自然数）ビット目の計
数段の正論理出力とｋ−２ビット目以下の計数段の負論
理出力とが入力される論理積回路の出力、もしくは、ｋ
−１ビット目の計数段の負論理出力とｋ−２ビット目以
下の計数段の正論理出力とが入力される論理和回路の出
力を、ｋビット目の計数段に結合した構成とすることに
より、映像走査期間内においてクロック入力の立ち上が
りまたは立ち下がりに対するカウンタの同時変化数が均
一となり、カウンタノイズの発生を抑えることができ
る。
【００１２】なお、以下の実施例では、図１の第１のカ
ウンタ４の出力パルスｃが第１のリセット信号に相当
し、第１のカウンタ４の出力パルスａが第２のリセット
信号に相当する。
ウンタ４の出力パルスｃが第１のリセット信号に相当
し、第１のカウンタ４の出力パルスａが第２のリセット
信号に相当する。
【００１３】
【実施例】以下、本発明の実施例について図面を参照し
ながら説明する。図１は、本発明の実施例である水平同
期信号検出装置の構成を示すブロック図であり、この水
平同期信号検出装置１は、外部複合同期信号ＳＣを入力
とし、その立ち上がりまたは立ち下がりを検出して外部
水平同期信号ＨＤを発生させる外部水平同期信号発生回
路２と、１／２水平走査期間以上の計数が可能なＮビッ
トの第２のカウンタ６とで構成されている。また、外部
水平同期信号発生回路２は、外部複合同期信号ＳＣの立
ち上がりまたは立ち下がりを検出するエッジ検出手段と
してのフリップフロップ３と、フリップフロップ３によ
り検出した外部複合同期信号ＳＣの立ち上がりまたは立
ち下がりを基準にしてカウントを開始する第１のカウン
タ４と、第１のカウンタ４と第２のカウンタ６の出力の
論理積をとるための論理ゲート５とで構成されている。
ながら説明する。図１は、本発明の実施例である水平同
期信号検出装置の構成を示すブロック図であり、この水
平同期信号検出装置１は、外部複合同期信号ＳＣを入力
とし、その立ち上がりまたは立ち下がりを検出して外部
水平同期信号ＨＤを発生させる外部水平同期信号発生回
路２と、１／２水平走査期間以上の計数が可能なＮビッ
トの第２のカウンタ６とで構成されている。また、外部
水平同期信号発生回路２は、外部複合同期信号ＳＣの立
ち上がりまたは立ち下がりを検出するエッジ検出手段と
してのフリップフロップ３と、フリップフロップ３によ
り検出した外部複合同期信号ＳＣの立ち上がりまたは立
ち下がりを基準にしてカウントを開始する第１のカウン
タ４と、第１のカウンタ４と第２のカウンタ６の出力の
論理積をとるための論理ゲート５とで構成されている。
【００１４】図２は、図１における各回路の動作タイミ
ングを示すタイミングチャートであり、水平帰線パル
ス、外部複合同期信号ＳＣ、外部水平同期信号ＨＤに対
して、ａは外部複合同期信号ＳＣの立ち上がりまたは立
ち下がりを基準としカウントを開始する第１のカウンタ
４の出力であり水平帰線期間内で出力されるパルス、ｂ
は第２のカウンタ６のｎ（ｎはＮ以下の自然数）ビット
目の負論理出力、ｃは第１のカウンタ４より出力され、
フリップフロップ３と第１のカウンタ４自身をリセット
するためのリセットパルス、ｄは第１のカウンタ４のパ
ルス出力ｃと第２のカウンタ６のｎビット目の負論理出
力ｂの論理積をとる論理ゲート５の出力パルスを示す。
ングを示すタイミングチャートであり、水平帰線パル
ス、外部複合同期信号ＳＣ、外部水平同期信号ＨＤに対
して、ａは外部複合同期信号ＳＣの立ち上がりまたは立
ち下がりを基準としカウントを開始する第１のカウンタ
４の出力であり水平帰線期間内で出力されるパルス、ｂ
は第２のカウンタ６のｎ（ｎはＮ以下の自然数）ビット
目の負論理出力、ｃは第１のカウンタ４より出力され、
フリップフロップ３と第１のカウンタ４自身をリセット
するためのリセットパルス、ｄは第１のカウンタ４のパ
ルス出力ｃと第２のカウンタ６のｎビット目の負論理出
力ｂの論理積をとる論理ゲート５の出力パルスを示す。
【００１５】以上のように構成された水平同期信号検出
装置１の動作を説明する。まず、外部水平同期信号発生
回路２に外部複合同期信号ＳＣが入力されると、その立
ち下りを検出し、図２に示すように、外部水平同期信号
ＨＤは立ち上がると同時に第１のカウンタ４はリセット
が解除されカウントを開始し、図２の水平帰線期間内で
出力されるパルスａを出力して第２のカウンタ６をリセ
ットする。第１のカウンタ４は水平帰線期間内において
リセットパルスｃを出力してフリップフロップ３をリセ
ットするとともに自らもリセットする。
装置１の動作を説明する。まず、外部水平同期信号発生
回路２に外部複合同期信号ＳＣが入力されると、その立
ち下りを検出し、図２に示すように、外部水平同期信号
ＨＤは立ち上がると同時に第１のカウンタ４はリセット
が解除されカウントを開始し、図２の水平帰線期間内で
出力されるパルスａを出力して第２のカウンタ６をリセ
ットする。第１のカウンタ４は水平帰線期間内において
リセットパルスｃを出力してフリップフロップ３をリセ
ットするとともに自らもリセットする。
【００１６】第２のカウンタ６は第１のカウンタ４によ
ってリセットされ、リセット解除後カウントを開始し、
再び第１のカウンタ４によってリセットされるまでカウ
ントを続ける。ｎビット目の負論理出力ｂは、外部複合
同期信号ＳＣのうち垂直帰線期間内の１／２水平走査期
間毎の等価パルス、切り込みパルスの立ち下がりのタイ
ミングですでに論理が反転しており、等価パルス、切り
込みパルスの立ち下がりのタイミング以後第１のカウン
タ４によって第２のカウンタ６が再びリセットされるま
でに再び論理が反転し、それ以後第１のカウンタ４によ
って第２のカウンタ６がリセットされるまでに論理が変
化しないパルスを出力する。
ってリセットされ、リセット解除後カウントを開始し、
再び第１のカウンタ４によってリセットされるまでカウ
ントを続ける。ｎビット目の負論理出力ｂは、外部複合
同期信号ＳＣのうち垂直帰線期間内の１／２水平走査期
間毎の等価パルス、切り込みパルスの立ち下がりのタイ
ミングですでに論理が反転しており、等価パルス、切り
込みパルスの立ち下がりのタイミング以後第１のカウン
タ４によって第２のカウンタ６が再びリセットされるま
でに再び論理が反転し、それ以後第１のカウンタ４によ
って第２のカウンタ６がリセットされるまでに論理が変
化しないパルスを出力する。
【００１７】そして論理ゲート５によって第２のカウン
タ６のｎビット目の負論理出力ｂと第１のカウンタ４の
パルス出力ｃとの論理積がとられる。これによって論理
ゲート５の出力パルスｄは図２に示すようになり、外部
複合同期信号ＳＣのうち垂直帰線期間内の１／２水平走
査期間毎の等価パルス、切り込みパルスの影響を受ける
ことなく外部水平同期信号ＨＤの検出が行われる。
タ６のｎビット目の負論理出力ｂと第１のカウンタ４の
パルス出力ｃとの論理積がとられる。これによって論理
ゲート５の出力パルスｄは図２に示すようになり、外部
複合同期信号ＳＣのうち垂直帰線期間内の１／２水平走
査期間毎の等価パルス、切り込みパルスの影響を受ける
ことなく外部水平同期信号ＨＤの検出が行われる。
【００１８】次に、上記した第２のカウンタ６の基本構
成と動作について説明する。図３は、第２のカウンタ６
の基本構成を示すブロック図で、同図において、２１は
クロック入力端子、２２はカウンタリセット端子、２３
〜２９はＪ−Ｋフリップフロップ、３０〜３４はそれぞ
れ論理デコーダ部用論理ゲートである。図４は、第２の
カウンタ６の動作タイミングを示すタイミングチャート
であり、水平帰線パルスに対して、ｅは外部複合同期信
号ＳＣの等価パルス、ＣＫはクロック、ａは第１のカウ
ンタ４より出力される第２のカウンタ６へのリセットパ
ルス、ｇ〜ｍはそれぞれ図３に示すＪ−Ｋフリップフロ
ップ２３〜２９のＱ出力の出力波形を示す。
成と動作について説明する。図３は、第２のカウンタ６
の基本構成を示すブロック図で、同図において、２１は
クロック入力端子、２２はカウンタリセット端子、２３
〜２９はＪ−Ｋフリップフロップ、３０〜３４はそれぞ
れ論理デコーダ部用論理ゲートである。図４は、第２の
カウンタ６の動作タイミングを示すタイミングチャート
であり、水平帰線パルスに対して、ｅは外部複合同期信
号ＳＣの等価パルス、ＣＫはクロック、ａは第１のカウ
ンタ４より出力される第２のカウンタ６へのリセットパ
ルス、ｇ〜ｍはそれぞれ図３に示すＪ−Ｋフリップフロ
ップ２３〜２９のＱ出力の出力波形を示す。
【００１９】まず、カウンタリセット端子２２に、外部
複合同期信号ＳＣの立ち下がりまたは立ち上がりを基準
として第１のカウンタ４より出力される第２のカウンタ
６へのリセットパルスａが入力される。リセット解除後
クロック入力端子２１からクロックＣＫを入力するとＪ
−Ｋフリップフロップ２３はそのクロックＣＫの立ち下
がりでＱ出力を反転する。したがって、クロックＣＫを
クロック入力端子２１から入力すると、Ｊ−Ｋフリップ
フロップ２３のＱ出力波形は図４に示す出力波形ｇのよ
うになる。
複合同期信号ＳＣの立ち下がりまたは立ち上がりを基準
として第１のカウンタ４より出力される第２のカウンタ
６へのリセットパルスａが入力される。リセット解除後
クロック入力端子２１からクロックＣＫを入力するとＪ
−Ｋフリップフロップ２３はそのクロックＣＫの立ち下
がりでＱ出力を反転する。したがって、クロックＣＫを
クロック入力端子２１から入力すると、Ｊ−Ｋフリップ
フロップ２３のＱ出力波形は図４に示す出力波形ｇのよ
うになる。
【００２０】次に、Ｊ−Ｋフリップフロップ２４の入力
はＪ−Ｋフリップフロップ２３のＱ出力ｇをデコードす
る。すなわち、Ｊ−Ｋフリップフロップ２４のＱ出力
は、Ｊ−Ｋフリップフロップ２３のＱ出力がＨレベルの
時にクロックの立ち上がりで反転する。フリップフロッ
プ２４のＱ出力波形ｈを図４に示す。次に、Ｊ−Ｋフリ
ップフロップ２５の入力は、Ｊ−Ｋフリップフロップ２
４のＱ出力とＪ−Ｋフリップフロップ２３のＮＱ出力と
の論理積をとるＡＮＤゲート３０の出力をデコードす
る。すなわち、Ｊ−Ｋフリップフロップ２５のＱ出力
は、Ｊ−Ｋフリップフロップ２４のＱ出力がＨレベル
で、Ｊ−Ｋフリップフロップ２３のＮＱ出力がＨレベル
の時にクロックの立ち上がりで反転する。フリップフロ
ップ２５のＱ出力波形ｉを図４に示す。
はＪ−Ｋフリップフロップ２３のＱ出力ｇをデコードす
る。すなわち、Ｊ−Ｋフリップフロップ２４のＱ出力
は、Ｊ−Ｋフリップフロップ２３のＱ出力がＨレベルの
時にクロックの立ち上がりで反転する。フリップフロッ
プ２４のＱ出力波形ｈを図４に示す。次に、Ｊ−Ｋフリ
ップフロップ２５の入力は、Ｊ−Ｋフリップフロップ２
４のＱ出力とＪ−Ｋフリップフロップ２３のＮＱ出力と
の論理積をとるＡＮＤゲート３０の出力をデコードす
る。すなわち、Ｊ−Ｋフリップフロップ２５のＱ出力
は、Ｊ−Ｋフリップフロップ２４のＱ出力がＨレベル
で、Ｊ−Ｋフリップフロップ２３のＮＱ出力がＨレベル
の時にクロックの立ち上がりで反転する。フリップフロ
ップ２５のＱ出力波形ｉを図４に示す。
【００２１】以後、上記の繰り返しでＪ−Ｋフリップフ
ロップ２６〜２９のＱ出力波形ｊ〜ｍは、図４に示すよ
うになる。したがって、図３のＪ−Ｋフリップフロップ
２３〜２９のＱ出力は、図４の出力波形ｇ〜ｍの結果か
ら同時変化数が１であるグレイコード出力となってい
る。ここで、Ｊ−Ｋフリップフロップ２８のＮＱ出力
（Ｑ出力ｌの反転）は、第２のカウンタ６のリセットが
解除された後、外部複合同期信号ＳＣのうち垂直帰線期
間内の１／２水平走査期間毎の等価パルスｅ、切り込み
パルスの立ち下がりのタイミングですでに論理が反転し
ており、等価パルスｅ、切り込みパルスの立ち下がりの
タイミング以後、カウンタリセット端子２２にリセット
パルスａが入力されるまでに再び論理が反転する。この
Ｊ−Ｋフリップフロップ２８のＮＱ出力を、第２のカウ
ンタ６から出力されるｎビット目の負論理出力ｂとし、
論理ゲート５で第１のカウンタ４のリセットパルスｃと
の論理積をとることによって外部複合同期信号ＳＣより
外部水平同期信号ＨＤを抽出することができる。
ロップ２６〜２９のＱ出力波形ｊ〜ｍは、図４に示すよ
うになる。したがって、図３のＪ−Ｋフリップフロップ
２３〜２９のＱ出力は、図４の出力波形ｇ〜ｍの結果か
ら同時変化数が１であるグレイコード出力となってい
る。ここで、Ｊ−Ｋフリップフロップ２８のＮＱ出力
（Ｑ出力ｌの反転）は、第２のカウンタ６のリセットが
解除された後、外部複合同期信号ＳＣのうち垂直帰線期
間内の１／２水平走査期間毎の等価パルスｅ、切り込み
パルスの立ち下がりのタイミングですでに論理が反転し
ており、等価パルスｅ、切り込みパルスの立ち下がりの
タイミング以後、カウンタリセット端子２２にリセット
パルスａが入力されるまでに再び論理が反転する。この
Ｊ−Ｋフリップフロップ２８のＮＱ出力を、第２のカウ
ンタ６から出力されるｎビット目の負論理出力ｂとし、
論理ゲート５で第１のカウンタ４のリセットパルスｃと
の論理積をとることによって外部複合同期信号ＳＣより
外部水平同期信号ＨＤを抽出することができる。
【００２２】以上のように、本発明の実施例は、外部複
合同期信号ＳＣの立ち上がりまたは立ち下がりを検出
し、これを基準としてカウントを開始し水平帰線期間の
み動作する第１のカウンタ４と第１のカウンタ４から出
力されるパルスをリセットパルスとする第２のカウンタ
６を備え、第２のカウンタ６がＮビット構成の計数段の
うちｋ−１（ｋは３以上Ｎ以下の自然数）ビット目の計
数段の正論理出力とｋ−２ビット目以下の計数段の負論
理出力の積と等価か、ｋ−１ビット目の計数段の負論理
出力とｋ−２ビット目以下の正論理出力の和と等価な論
理回路をｋビット目の計数段に結合し、１／２水平走査
期間以上に相当する数のクロックを計数するようにして
いるので、映像走査期間内においてクロック入力の立ち
上がりまたは立ち下がりに対するカウンタの同時変化数
が均一となる。このため、不均一なカウンタノイズの発
生を抑え、アナログ信号への影響を最小限に抑制あるい
は防止することができる。
合同期信号ＳＣの立ち上がりまたは立ち下がりを検出
し、これを基準としてカウントを開始し水平帰線期間の
み動作する第１のカウンタ４と第１のカウンタ４から出
力されるパルスをリセットパルスとする第２のカウンタ
６を備え、第２のカウンタ６がＮビット構成の計数段の
うちｋ−１（ｋは３以上Ｎ以下の自然数）ビット目の計
数段の正論理出力とｋ−２ビット目以下の計数段の負論
理出力の積と等価か、ｋ−１ビット目の計数段の負論理
出力とｋ−２ビット目以下の正論理出力の和と等価な論
理回路をｋビット目の計数段に結合し、１／２水平走査
期間以上に相当する数のクロックを計数するようにして
いるので、映像走査期間内においてクロック入力の立ち
上がりまたは立ち下がりに対するカウンタの同時変化数
が均一となる。このため、不均一なカウンタノイズの発
生を抑え、アナログ信号への影響を最小限に抑制あるい
は防止することができる。
【００２３】
【発明の効果】この発明の水平同期信号検出装置によれ
ば、１／２水平走査期間以上に相当する数のクロックを
計数することにより、映像走査期間内においてクロック
入力の立ち上がりまたは立ち下がりに対するカウンタの
同時変化数が均一となるので、不均一なカウンタノイズ
の発生を抑え、アナログ信号への影響を最小限に抑制あ
るいは防止することができる。
ば、１／２水平走査期間以上に相当する数のクロックを
計数することにより、映像走査期間内においてクロック
入力の立ち上がりまたは立ち下がりに対するカウンタの
同時変化数が均一となるので、不均一なカウンタノイズ
の発生を抑え、アナログ信号への影響を最小限に抑制あ
るいは防止することができる。
【図１】本発明の実施例である水平同期信号検出装置の
構成を示すブロック図である。
構成を示すブロック図である。
【図２】図１に示した実施例装置における各部の動作タ
イミングを示すタイミングチャートである。
イミングを示すタイミングチャートである。
【図３】第２のカウンタの基本構成を示す回路図であ
る。
る。
【図４】第２のカウンタの動作タイミングを示すタイム
チャートである。
チャートである。
【図５】従来の外部同期方式による水平同期部の構成を
示す模式図である。
示す模式図である。
【図６】従来の水平同期信号検出装置の構成を示すブロ
ック図である。
ック図である。
【図７】図６に示した従来装置における各部の動作タイ
ミングを示すタイミングチャートである。
ミングを示すタイミングチャートである。
１ 水平同期信号検出装置 ２ 外部水平同期信号発生回路 ３ フリップフロップ（エッジ検出手段） ４ 第１のカウンタ ５ 論理ゲート ６ 第２のカウンタ
フロントページの続き (56)参考文献 特開 平２−261275（ＪＰ，Ａ) 特開 平３−83414（ＪＰ，Ａ) 特開 昭57−184373（ＪＰ，Ａ) 特開 平４−35573（ＪＰ，Ａ) 特開 昭63−187876（ＪＰ，Ａ) 特開 昭58−121871（ＪＰ，Ａ) 特開 昭56−35588（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H04N 5/04
Claims (1)
- 【請求項１】 入力された外部複合同期信号をカメラ内
部で水平同期信号と垂直同期信号とに分離し、前記水平
同期信号で同期をとる方式のカメラに用いられ、前記外
部複合同期信号を入力して前記水平同期信号を出力する
水平同期信号検出装置であって、 前記外部複合同期信号の立ち上がりまたは立ち下がりを
検出し、その検出に応答して前記水平同期信号を第１の
レベル状態として出力し、第１のリセット信号に基づい
てリセットされ前記水平同期信号を第２のレベル状態と
して出力するエッジ検出手段と、 前記外部複合同期信号の立ち上がりまたは立ち下がりを
基準としてカウント動作を開始し、第１の所定数を計数
時に第２のリセット信号を出力し、前記第１の所定数よ
り大きな第２の所定数を計数時に前記第１のリセット信
号を出力するとともに自らをリセットしてカウント動作
を停止し、前記第１のリセット信号が水平帰線期間内に
出力されるように前記第２の所定の計数を設定した第１
のカウンタと、 前記第１のカウンタが出力する第２のリセット信号によ
りリセットされ、そのリセット解除後にカウント動作を
開始し、１水平走査期間のうち１／２水平走査期間以上
に相当する数のクロックの計数を行うためのＮビットの
計数段を有する第２のカウンタとを備え、 前記第２のカウンタは、ｋ−１（ｋは３以上Ｎ以下の自
然数）ビット目の計数段の正論理出力とｋ−２ビット目
以下の計数段の負論理出力とが入力される論理積回路の
出力、もしくは、ｋ−１ビット目の計数段の負論理出力
とｋ−２ビット目以下の計数段の正論理出力とが入力さ
れる論理和回路の出力を、ｋビット目の計数段に結合し
た構成を有し、 前記エッジ検出手段は、前記第１のカウンタが出力する
第１のリセット信号に基づいてリセットされる他に、１
／２水平走査時点の等価パルス及び切り込みパルスの立
ち上がりもしくは立ち下がり時を含む第１の期間と，こ
の第１の期間以外の期間である前記水平同期信号の前記
第１のレベル状態と前記第２のレベル状態との状態が切
り替わる時を含む第２の期間とにおいて論理が異なる前
記第２の カウンタのｎ（ｎはＮ以下の自然数）ビット目
の出力に基づいて、前記第１の期間中リセットされるこ
とを特徴とする 水平同期信号検出装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4178424A JP2889435B2 (ja) | 1992-07-06 | 1992-07-06 | 水平同期信号検出装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4178424A JP2889435B2 (ja) | 1992-07-06 | 1992-07-06 | 水平同期信号検出装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0630296A JPH0630296A (ja) | 1994-02-04 |
| JP2889435B2 true JP2889435B2 (ja) | 1999-05-10 |
Family
ID=16048264
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4178424A Expired - Fee Related JP2889435B2 (ja) | 1992-07-06 | 1992-07-06 | 水平同期信号検出装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2889435B2 (ja) |
-
1992
- 1992-07-06 JP JP4178424A patent/JP2889435B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0630296A (ja) | 1994-02-04 |
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