JPH0548927A - 水平同期信号検出装置 - Google Patents
水平同期信号検出装置Info
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- JPH0548927A JPH0548927A JP3201693A JP20169391A JPH0548927A JP H0548927 A JPH0548927 A JP H0548927A JP 3201693 A JP3201693 A JP 3201693A JP 20169391 A JP20169391 A JP 20169391A JP H0548927 A JPH0548927 A JP H0548927A
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- output
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- synchronizing signal
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Abstract
(57)【要約】 （修正有）
【目的】 テレビジョンカメラに使用される外部同期シ
ステムを用いる水平同期方法で、カウンタノイズ発生の
問題を解決した。 【構成】 外部水平同期信号発生回路１から外部水平同
期信号ＨＤ′を出力する場合、計数回路２において、ｎ
ビット構成の計数段のうちｋ−１（ｋは３以上ｎ以下の
自然数）ビット目の計数段の正論理出力とｋ−２ビット
目以下の計数段の負論理出力の積と等価か、ｋ−１ビッ
ト目の計数段の負論理出力とｋ−２ビット目以下の正論
理出力の和と等価な論理回路をｋビット目の計数段に結
合し、約１／２水平期間に相当する数のクロック信号を
計数したのち停止する計数回路２と、それ以降に動作を
始めるフリッフフロップ附属回路３により、映像走査期
間内においてクロック信号に対する計数回路２の同時変
化が均一となり、不均一なカウンタノイズの発生を抑
え、アナログ信号への影響を最小限に抑制あるいは防止
する。
ステムを用いる水平同期方法で、カウンタノイズ発生の
問題を解決した。 【構成】 外部水平同期信号発生回路１から外部水平同
期信号ＨＤ′を出力する場合、計数回路２において、ｎ
ビット構成の計数段のうちｋ−１（ｋは３以上ｎ以下の
自然数）ビット目の計数段の正論理出力とｋ−２ビット
目以下の計数段の負論理出力の積と等価か、ｋ−１ビッ
ト目の計数段の負論理出力とｋ−２ビット目以下の正論
理出力の和と等価な論理回路をｋビット目の計数段に結
合し、約１／２水平期間に相当する数のクロック信号を
計数したのち停止する計数回路２と、それ以降に動作を
始めるフリッフフロップ附属回路３により、映像走査期
間内においてクロック信号に対する計数回路２の同時変
化が均一となり、不均一なカウンタノイズの発生を抑
え、アナログ信号への影響を最小限に抑制あるいは防止
する。
Description
【０００１】
【産業上の利用分野】本発明は、テレビジョンカメラに
使用される外部同期システムの水平同期信号検出装置に
関する。
使用される外部同期システムの水平同期信号検出装置に
関する。
【０００２】
【従来の技術】現在ＦＡとか、監視システムなどの分野
では複数のテレビジョンカメラを外部同期し、条件に応
じてカメラを切り換えて使用する方式が一般的である。
外部同期方式としては、各テレビジョンカメラに外部か
ら共通の複合同期信号ＳＹＮＣを与え、各テレビジョン
カメラ内部で水平同期信号，垂直同期信号の分離を行い
水平，垂直のそれぞれ同期をとる方式が採用されてい
る。
では複数のテレビジョンカメラを外部同期し、条件に応
じてカメラを切り換えて使用する方式が一般的である。
外部同期方式としては、各テレビジョンカメラに外部か
ら共通の複合同期信号ＳＹＮＣを与え、各テレビジョン
カメラ内部で水平同期信号，垂直同期信号の分離を行い
水平，垂直のそれぞれ同期をとる方式が採用されてい
る。
【０００３】以下に従来の水平同期信号検出装置につい
て説明する。まず、図５において水平同期信号分離回路
５１と、位相比較器５２と、ＶＣＯ５３と、カメラの信
号処理に必要な種々のパルスを作る内部パルス発生回路
５４で構成される系において、外部複合同期信号ＳＹＮ
Ｃが入力し水平同期信号分離回路５１から出力した水平
同期信号ＨＤ′はＶＣＯ５３で発振したクロックＣＫを
パルス発生回路５４で分周して得られる水平同期信号Ｈ
Ｄとともに位相比較器５２に入力し、位相ずれに応じて
ＶＣＯ５３を制御し、最終的に外部複合同期信号ＳＹＮ
Ｃと同期した水平同期信号ＨＤを得ることができる。こ
こで、従来の水平同期信号検出装置は図５の水平同期信
号分離回路５１を構成するもので、図６に詳細回路を示
している。図６において、外部複合同期信号ＳＹＮＣを
入力し、その立ち下がりまたは立ち上がりをエッジ検出
回路６１で検出する。つづけてカウンタリセット制御回
路６２とカウンタ６３を設け、カウンタリセット制御回
路６２は、エッジ検出回路６１の出力とカウンタ６３の
出力によってカウンタ６３の動作する期間を決定する。
エッジ検出回路６１の出力とカウンタリセット制御回路
６２の出力を入力して水平同期信号ＨＤ′を、水平同期
信号発生回路６４で発生している。
て説明する。まず、図５において水平同期信号分離回路
５１と、位相比較器５２と、ＶＣＯ５３と、カメラの信
号処理に必要な種々のパルスを作る内部パルス発生回路
５４で構成される系において、外部複合同期信号ＳＹＮ
Ｃが入力し水平同期信号分離回路５１から出力した水平
同期信号ＨＤ′はＶＣＯ５３で発振したクロックＣＫを
パルス発生回路５４で分周して得られる水平同期信号Ｈ
Ｄとともに位相比較器５２に入力し、位相ずれに応じて
ＶＣＯ５３を制御し、最終的に外部複合同期信号ＳＹＮ
Ｃと同期した水平同期信号ＨＤを得ることができる。こ
こで、従来の水平同期信号検出装置は図５の水平同期信
号分離回路５１を構成するもので、図６に詳細回路を示
している。図６において、外部複合同期信号ＳＹＮＣを
入力し、その立ち下がりまたは立ち上がりをエッジ検出
回路６１で検出する。つづけてカウンタリセット制御回
路６２とカウンタ６３を設け、カウンタリセット制御回
路６２は、エッジ検出回路６１の出力とカウンタ６３の
出力によってカウンタ６３の動作する期間を決定する。
エッジ検出回路６１の出力とカウンタリセット制御回路
６２の出力を入力して水平同期信号ＨＤ′を、水平同期
信号発生回路６４で発生している。
【０００４】図６における各回路のパルスタイミングを
図７に示す。波形ａは外部複合同期信号ＳＹＮＣ、波形
ｂはエッジ検出回路６１の出力波形であり、この場合は
入力パルスの立ち下がりを検出するものである。波形ｃ
はカウンタリセット制御回路６２から出力しカウンタ６
３を動作状態にさせるためのカウンタスタートパルスで
ある。波形ｆはカウンタリセット制御回路６２から出力
しカウンタ６３をリセットさせるためのカウンタリセッ
トパルスである。波形ｄはカウンタ６３に入力するクロ
ック信号、波形ｅはカウンタ６３の動作期間を示すもの
であり、斜線の期間カウンタ６３は動作している。波形
ｇは水平同期信号発生回路６４より出力する水平同期信
号ＨＤ′である。
図７に示す。波形ａは外部複合同期信号ＳＹＮＣ、波形
ｂはエッジ検出回路６１の出力波形であり、この場合は
入力パルスの立ち下がりを検出するものである。波形ｃ
はカウンタリセット制御回路６２から出力しカウンタ６
３を動作状態にさせるためのカウンタスタートパルスで
ある。波形ｆはカウンタリセット制御回路６２から出力
しカウンタ６３をリセットさせるためのカウンタリセッ
トパルスである。波形ｄはカウンタ６３に入力するクロ
ック信号、波形ｅはカウンタ６３の動作期間を示すもの
であり、斜線の期間カウンタ６３は動作している。波形
ｇは水平同期信号発生回路６４より出力する水平同期信
号ＨＤ′である。
【０００５】以上のように構成された水平同期信号検出
装置について、以下その動作を説明する。
装置について、以下その動作を説明する。
【０００６】まず、図６のエッジ検出回路６１に図７の
外部複合同期信号ＳＹＮＣａが入力し、波形ｂに示され
るような外部複合同期信号ＳＹＮＣａの立ち下がりエッ
ジを検出する。カウンタリセット制御回路６２にエッジ
検出回路６１からの出力が入力されると波形ｅに示すよ
うにカウンタ６３がカウントを開始する。そして外部複
合同期信号ＳＹＮＣａのうち垂直帰線期間内の１／２水
平走査期間ごとの等価パルス、きり込みパルスの影響が
除去できる時間（１／２水平走査期間以上）経過後、カ
ウンタ６３の出力によりカウンタリセット制御回路６２
にて波形ｆに示すカウンタリセットパルスを作成し、カ
ウンタ６３をリセットする。そして、エッジ検出回路６
１の出力ｂとカウンタリセットパルスｆを入力とし、水
平同期信号発生回路６４により波形ｇに示す外部水平同
期信号ＨＤ′を作成する。
外部複合同期信号ＳＹＮＣａが入力し、波形ｂに示され
るような外部複合同期信号ＳＹＮＣａの立ち下がりエッ
ジを検出する。カウンタリセット制御回路６２にエッジ
検出回路６１からの出力が入力されると波形ｅに示すよ
うにカウンタ６３がカウントを開始する。そして外部複
合同期信号ＳＹＮＣａのうち垂直帰線期間内の１／２水
平走査期間ごとの等価パルス、きり込みパルスの影響が
除去できる時間（１／２水平走査期間以上）経過後、カ
ウンタ６３の出力によりカウンタリセット制御回路６２
にて波形ｆに示すカウンタリセットパルスを作成し、カ
ウンタ６３をリセットする。そして、エッジ検出回路６
１の出力ｂとカウンタリセットパルスｆを入力とし、水
平同期信号発生回路６４により波形ｇに示す外部水平同
期信号ＨＤ′を作成する。
【０００７】
【発明が解決しようとする課題】しかしながら、上記従
来の構成では、映像走査期間内でカウンタの動作する期
間と停止している期間があると同時に従来からカウンタ
回路に用いられているバイナリーカウンタではフリップ
フロッブの同時変化数がクロック入力に対して不均一と
なる。このような水平同期信号検出回路が撮像素子など
アナログ信号を取り扱うデバイスの駆動回路と同一チッ
プ上に配置されると、この同時変化数の不均一がカウン
タノイズを発生し、アナログ信号に悪影響をおよぼすと
いう問題点を有していた。
来の構成では、映像走査期間内でカウンタの動作する期
間と停止している期間があると同時に従来からカウンタ
回路に用いられているバイナリーカウンタではフリップ
フロッブの同時変化数がクロック入力に対して不均一と
なる。このような水平同期信号検出回路が撮像素子など
アナログ信号を取り扱うデバイスの駆動回路と同一チッ
プ上に配置されると、この同時変化数の不均一がカウン
タノイズを発生し、アナログ信号に悪影響をおよぼすと
いう問題点を有していた。
【０００８】本発明は上記従来の問題点を解決するもの
で、映像走査期間内においてクロック入力の立ち上がり
または立ち下がりに対する計数回路の同時変化数を均一
化した水平同期信号検出回路を提供することを目的とす
る。
で、映像走査期間内においてクロック入力の立ち上がり
または立ち下がりに対する計数回路の同時変化数を均一
化した水平同期信号検出回路を提供することを目的とす
る。
【０００９】
【課題を解決するための手段】この目的を達成するため
に本発明の水平同期信号検出装置は、外部複合同期信号
ＳＹＮＣを入力し、その立ち上がりまたは立ち下がりを
検出し外部水平同期信号ＨＤ′を発生する外部水平同期
信号発生回路と、ｎビットで構成され、ｋ−１（ｋは３
以上ｎ以下の自然数）ビット目の計数段の正論理出力と
ｋ−２ビット目以下の計数段の負論理出力が入力される
論理積回路の出力もしくはｋ−１ビット目の計数段の負
論理出力とｋ−２ビット目以下の正論理出力が入力され
る論理和回路の出力がｋビット目の計数段に結合される
計数回路と、前記計数回路の出力によって制御されクロ
ック信号入力により出力が反転する付属回路より構成さ
れ前記計数回路が１水平走査期間のうち１／２水平走査
期間に相当する数のクロック信号の計数を行い、前記計
数回路の出力と外部より入力される複合同期信号より水
平同期信号を抽出し、前記計数回路停止後の１水平走査
期間の残りの期間クロック信号を前記付属回路に入力し
動作させることが可能な構成を有している。
に本発明の水平同期信号検出装置は、外部複合同期信号
ＳＹＮＣを入力し、その立ち上がりまたは立ち下がりを
検出し外部水平同期信号ＨＤ′を発生する外部水平同期
信号発生回路と、ｎビットで構成され、ｋ−１（ｋは３
以上ｎ以下の自然数）ビット目の計数段の正論理出力と
ｋ−２ビット目以下の計数段の負論理出力が入力される
論理積回路の出力もしくはｋ−１ビット目の計数段の負
論理出力とｋ−２ビット目以下の正論理出力が入力され
る論理和回路の出力がｋビット目の計数段に結合される
計数回路と、前記計数回路の出力によって制御されクロ
ック信号入力により出力が反転する付属回路より構成さ
れ前記計数回路が１水平走査期間のうち１／２水平走査
期間に相当する数のクロック信号の計数を行い、前記計
数回路の出力と外部より入力される複合同期信号より水
平同期信号を抽出し、前記計数回路停止後の１水平走査
期間の残りの期間クロック信号を前記付属回路に入力し
動作させることが可能な構成を有している。
【００１０】
【作用】この構成によって映像走査期間内においてクロ
ック信号入力に対するフリップフロップの同時変化数が
クロック信号入力に対して均一となることから、カウン
タノイズの発生を抑えアナログ信号への影響を最小限に
抑制あるいは防止することができる。
ック信号入力に対するフリップフロップの同時変化数が
クロック信号入力に対して均一となることから、カウン
タノイズの発生を抑えアナログ信号への影響を最小限に
抑制あるいは防止することができる。
【００１１】
【実施例】以下、本発明の一実施例について図面を参照
しながら説明する。
しながら説明する。
【００１２】図１に示すように、本実施例の水平同期信
号検出装置は外部複合同期信号ＳＹＮＣを入力し、その
立ち上がりまたは立ち下がりを検出して外部水平同期信
号ＨＤ′を発生するための外部水平同期信号発生回路１
と、１／２水平走査期間以上の計数が可能な計数回路２
と、フリップフロップで構成される付属回路３とで構成
されている。
号検出装置は外部複合同期信号ＳＹＮＣを入力し、その
立ち上がりまたは立ち下がりを検出して外部水平同期信
号ＨＤ′を発生するための外部水平同期信号発生回路１
と、１／２水平走査期間以上の計数が可能な計数回路２
と、フリップフロップで構成される付属回路３とで構成
されている。
【００１３】ここで、図１における各回路の動作タイミ
ング波形を図２に示す。波形Ａは水平帰線消去パルス、
波形Ｂは外部複合同期信号ＳＹＮＣ、波形Ｃの斜線はカ
ウンタ２が動作している期間を示す。波形Ｄの斜線は付
属回路３が動作している期間を示す。波形Ｅは外部水平
同期信号発生回路１より出力する外部水平同期信号Ｈ
Ｄ′である。
ング波形を図２に示す。波形Ａは水平帰線消去パルス、
波形Ｂは外部複合同期信号ＳＹＮＣ、波形Ｃの斜線はカ
ウンタ２が動作している期間を示す。波形Ｄの斜線は付
属回路３が動作している期間を示す。波形Ｅは外部水平
同期信号発生回路１より出力する外部水平同期信号Ｈ
Ｄ′である。
【００１４】以上のように構成された水平同期信号検出
装置について、以下その動作を図１および図２を用いて
説明する。
装置について、以下その動作を図１および図２を用いて
説明する。
【００１５】まず、外部水平同期信号発生回路１に外部
複合同期信号ＳＹＮＣが入力するとその立ち下がりを検
出し波形Ｅのような外部水平同期信号ＨＤ′を出力す
る。そのとき、外部複合同期信号ＳＹＮＣのうち垂直帰
線期間内の１／２水平走査期間ごとの等価パルス，きり
込みパルスの影響が除去できる時間を計数するため計数
回路２は、波形Ｃに示すように１／２水平走査期間以上
計数を行ったのち、付属回路３を波形Ｄに示す期間だけ
動作させる。
複合同期信号ＳＹＮＣが入力するとその立ち下がりを検
出し波形Ｅのような外部水平同期信号ＨＤ′を出力す
る。そのとき、外部複合同期信号ＳＹＮＣのうち垂直帰
線期間内の１／２水平走査期間ごとの等価パルス，きり
込みパルスの影響が除去できる時間を計数するため計数
回路２は、波形Ｃに示すように１／２水平走査期間以上
計数を行ったのち、付属回路３を波形Ｄに示す期間だけ
動作させる。
【００１６】つぎに、計数回路２と付属回路３について
その基本構成と動作を図３および図４を用いて説明す
る。
その基本構成と動作を図３および図４を用いて説明す
る。
【００１７】図３において、クロック入力端子３１１、
カウンタリセット制御回路３１２、Ｊ−Ｋフリップフロ
ップ３１３〜３１９、それぞれ論理デコーダ部用論理ゲ
ート３２０〜３２６が図１の計数回路２を構成してお
り、図３のＪ−Ｋフリップフロップ３２７が図１に示す
付属回路３である。図４において、波形Ｆは水平帰線消
去パルス、波形Ｇは外部複合同期信号ＳＹＮＣ、波形Ｈ
はクロック入力波形、波形Ｉ，Ｊ，Ｋ，Ｌ，Ｍ，Ｐ，Ｒ
ははそれぞれＪ−Ｋフリップフロップ３１３〜３１９の
出力波形、波形ＳはＪ−Ｋフリップフロップ３２７の出
力波形である以上のように構成されたカウンタについて
以下その動作を説明する。
カウンタリセット制御回路３１２、Ｊ−Ｋフリップフロ
ップ３１３〜３１９、それぞれ論理デコーダ部用論理ゲ
ート３２０〜３２６が図１の計数回路２を構成してお
り、図３のＪ−Ｋフリップフロップ３２７が図１に示す
付属回路３である。図４において、波形Ｆは水平帰線消
去パルス、波形Ｇは外部複合同期信号ＳＹＮＣ、波形Ｈ
はクロック入力波形、波形Ｉ，Ｊ，Ｋ，Ｌ，Ｍ，Ｐ，Ｒ
ははそれぞれＪ−Ｋフリップフロップ３１３〜３１９の
出力波形、波形ＳはＪ−Ｋフリップフロップ３２７の出
力波形である以上のように構成されたカウンタについて
以下その動作を説明する。
【００１８】まず、カウンタリセット制御回路３１２に
よりＪ−Ｋフリップフロップ３１３〜３１９が動作可能
であるときにクロック入力端子３１１からクロック信号
が入力すると、Ｊ−Ｋフリップフロップ３１３はそのク
ロック信号の立ち下がりでＱ出力を反転する。したがっ
て、クロック入力波形Ｈをクロック入力端子３１１から
入力するとＪ−Ｋフリップフロップ３１３のＱ出力は波
形Ｉのようになる。
よりＪ−Ｋフリップフロップ３１３〜３１９が動作可能
であるときにクロック入力端子３１１からクロック信号
が入力すると、Ｊ−Ｋフリップフロップ３１３はそのク
ロック信号の立ち下がりでＱ出力を反転する。したがっ
て、クロック入力波形Ｈをクロック入力端子３１１から
入力するとＪ−Ｋフリップフロップ３１３のＱ出力は波
形Ｉのようになる。
【００１９】つぎにＪ−Ｋフリップフロップ３１４の入
力はＪ−Ｋフリップフロップ３１３のＱ出力をデコード
している。すなわちＪ−Ｋフリップフロップ３１４のＱ
出力は、Ｊ−Ｋフリップフロップ３１３のＱ出力がＨレ
ベルのときにクロック信号の立ち上がりで反転する。フ
リップフロップ３１４のＱ出力は波形Ｋで示される。つ
ぎに、Ｊ−Ｋフリップフロップ３１５の入力は、Ｊ−Ｋ
フリップフロップ３１４のＱ出力と、Ｊ−Ｋフリップフ
ロップ３１３のＮＱ出力のＡＮＤゲート３２１の出力を
デコードしている。すなわち、Ｊ−Ｋフリップフロップ
３１５のＱ出力は、Ｊ−Ｋフリップフロップ３１４のＱ
出力がＨレベルで、Ｊ−Ｋフリップフロップ３１３のＮ
Ｑ出力がＨレベルのときにクロック信号の立ち上がりで
反転する。Ｊ−Ｋフリップフロップ３１５のＱ出力は波
形Ｋで示される。以降上記の繰り返しで図３のＪ−Ｋフ
リップフロップ３１６〜３１９のＱ出力波形は図４の波
形Ｌ，Ｍ，Ｐ，Ｒのようになる。したがって、Ｊ−Ｋフ
リップフロップ３１３〜３１９のＱ出力は波形Ｈ〜波形
Ｒの結果から同時変化数が１であるグレイコード出力と
なっている。このとき、Ｊ−Ｋフリップフロップ３１９
が、Ｈレベルに出力されるまでＪ−Ｋフリップフロップ
３２７は停止したままである。そして、１／２水平走査
期間以上計数し、Ｊ−Ｋフリップフロップ３１９が、Ｈ
レベルに出力されると、論理ゲート３２０と３２６によ
りＪ−Ｋフリップフロップ３１４〜３１９は停止し、そ
のかわりにＪ−Ｋフリップフロップ３２７が動作する。
このＪ−Ｋフリップフロップ３２７の出力波形を図４の
波形Ｓに示す。
力はＪ−Ｋフリップフロップ３１３のＱ出力をデコード
している。すなわちＪ−Ｋフリップフロップ３１４のＱ
出力は、Ｊ−Ｋフリップフロップ３１３のＱ出力がＨレ
ベルのときにクロック信号の立ち上がりで反転する。フ
リップフロップ３１４のＱ出力は波形Ｋで示される。つ
ぎに、Ｊ−Ｋフリップフロップ３１５の入力は、Ｊ−Ｋ
フリップフロップ３１４のＱ出力と、Ｊ−Ｋフリップフ
ロップ３１３のＮＱ出力のＡＮＤゲート３２１の出力を
デコードしている。すなわち、Ｊ−Ｋフリップフロップ
３１５のＱ出力は、Ｊ−Ｋフリップフロップ３１４のＱ
出力がＨレベルで、Ｊ−Ｋフリップフロップ３１３のＮ
Ｑ出力がＨレベルのときにクロック信号の立ち上がりで
反転する。Ｊ−Ｋフリップフロップ３１５のＱ出力は波
形Ｋで示される。以降上記の繰り返しで図３のＪ−Ｋフ
リップフロップ３１６〜３１９のＱ出力波形は図４の波
形Ｌ，Ｍ，Ｐ，Ｒのようになる。したがって、Ｊ−Ｋフ
リップフロップ３１３〜３１９のＱ出力は波形Ｈ〜波形
Ｒの結果から同時変化数が１であるグレイコード出力と
なっている。このとき、Ｊ−Ｋフリップフロップ３１９
が、Ｈレベルに出力されるまでＪ−Ｋフリップフロップ
３２７は停止したままである。そして、１／２水平走査
期間以上計数し、Ｊ−Ｋフリップフロップ３１９が、Ｈ
レベルに出力されると、論理ゲート３２０と３２６によ
りＪ−Ｋフリップフロップ３１４〜３１９は停止し、そ
のかわりにＪ−Ｋフリップフロップ３２７が動作する。
このＪ−Ｋフリップフロップ３２７の出力波形を図４の
波形Ｓに示す。
【００２０】
【発明の効果】以上のように本発明は、ｎビット構成の
計数段のうちｋ−１（ｋは３以上ｎ以下の自然数）ビッ
ト目の計数段の正論理出力とｋ−２ビット目以下の計数
段の負論理出力の積と等価か、ｋ−１ビット目の計数段
の負論理出力とｋ−２ビット目以下の正論理出力の和と
等価な論理回路をｋビット目の計数段に結合し、約１／
２水平走査期間に相当する数のクロック信号を計数のの
ち停止する計数回路と、それ以降より動作を始めるフリ
ップフロップから構成することにより、映像走査期間内
においてクロック信号入力の立ち上がりまたは立ち下が
りに対する計数回路の同時変化数が均一となり、不均一
なカウンタノイズの発生を抑え、アナログ信号への影響
を最小限に抑制あるいは防止することができる優れた水
平同期信号検出装置を実現できるものである。
計数段のうちｋ−１（ｋは３以上ｎ以下の自然数）ビッ
ト目の計数段の正論理出力とｋ−２ビット目以下の計数
段の負論理出力の積と等価か、ｋ−１ビット目の計数段
の負論理出力とｋ−２ビット目以下の正論理出力の和と
等価な論理回路をｋビット目の計数段に結合し、約１／
２水平走査期間に相当する数のクロック信号を計数のの
ち停止する計数回路と、それ以降より動作を始めるフリ
ップフロップから構成することにより、映像走査期間内
においてクロック信号入力の立ち上がりまたは立ち下が
りに対する計数回路の同時変化数が均一となり、不均一
なカウンタノイズの発生を抑え、アナログ信号への影響
を最小限に抑制あるいは防止することができる優れた水
平同期信号検出装置を実現できるものである。
【図１】本発明の一実施例における水平同期信号検出装
置のブロック図
置のブロック図
【図２】同水平同期信号検出装置を構成する各回路のパ
ルス波形図
ルス波形図
【図３】同水平同期信号検出装置における計数回路の回
路図
路図
【図４】同計数回路の各部波形図
【図５】外部同期方式における水平同期部のブロック図
【図６】従来の水平同期信号検出装置のブロック図
【図７】同水平同期信号検出装置を構成する各回路のパ
ルス波形図
ルス波形図
１ 外部水平同期信号発生回路 ２ 計数回路 ３ 付属回路 ３１１ クロック入力端子 ３１２ カウンタリセット制御回路 ３１３〜３１９，３２７ Ｊ−Ｋフリップフロップ（計
数段） ３２０〜３２６ 論理デコーダ部用論理ゲート（論理積
回路）
数段） ３２０〜３２６ 論理デコーダ部用論理ゲート（論理積
回路）
Claims (2)
- 【請求項１】外部複合同期信号を入力し、その立ち上が
りまたは立ち下がりを検出して外部水平同期信号を発生
する外部水平同期信号発生回路と、前記外部水平同期信
号発生回路に入力する外部複合同期信号のうち垂直帰線
期間内の１／２水平走査期間ごとの等価パルスと、きり
込みパルスの影響が除去できる期間の計数を行う計数回
路と、前記計数回路の出力によって制御される付属回路
とから構成され、前記計数回路と付属回路の動作期間が
相異なるように配した水平同期信号検出装置。 - 【請求項２】外部複合同期信号を入力し、その立ち上が
りまたは立ち下がりを検出して外部水平同期信号を発生
する外部水平同期信号発生回路と、ｎビットで構成さ
れ、ｋ−１（ｋは３以上ｎ以下の自然数）ビット目の計
数段の正論理出力とｋ−２ビット目以下の計数段の負論
理出力が入力される論理積回路の出力もしくはｋ−１ビ
ット目の計数段の負論理出力とｋ−２ビット目以下の正
論理出力が入力される論理和回路の出力がｋビット目の
計数段に結合される計数回路と、前記計数回路の出力に
よって制御されクロック信号入力により出力が反転する
付属回路より構成され前記計数回路が１水平走査期間の
うち１／２水平走査期間に相当する数のクロック信号を
計数し、前記計数回路の出力と外部より入力する複合同
期信号より水平同期信号を抽出し、前記計数回路停止後
の１水平走査期間の残りの期間クロック信号を前記付属
回路に入力し動作させるようにした水平同期信号検出装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3201693A JPH0548927A (ja) | 1991-08-12 | 1991-08-12 | 水平同期信号検出装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3201693A JPH0548927A (ja) | 1991-08-12 | 1991-08-12 | 水平同期信号検出装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0548927A true JPH0548927A (ja) | 1993-02-26 |
Family
ID=16445346
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3201693A Pending JPH0548927A (ja) | 1991-08-12 | 1991-08-12 | 水平同期信号検出装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0548927A (ja) |
-
1991
- 1991-08-12 JP JP3201693A patent/JPH0548927A/ja active Pending
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Legal Events
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