JPH04124909A - ディジタル信号回路 - Google Patents

ディジタル信号回路

Info

Publication number
JPH04124909A
JPH04124909A JP2246423A JP24642390A JPH04124909A JP H04124909 A JPH04124909 A JP H04124909A JP 2246423 A JP2246423 A JP 2246423A JP 24642390 A JP24642390 A JP 24642390A JP H04124909 A JPH04124909 A JP H04124909A
Authority
JP
Japan
Prior art keywords
signal
reset
counter
circuit
pulse signal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2246423A
Other languages
English (en)
Inventor
Hiroto Ishibashi
博人 石橋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sumitomo Electric Industries Ltd
Original Assignee
Sumitomo Electric Industries Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sumitomo Electric Industries Ltd filed Critical Sumitomo Electric Industries Ltd
Priority to JP2246423A priority Critical patent/JPH04124909A/ja
Publication of JPH04124909A publication Critical patent/JPH04124909A/ja
Pending legal-status Critical Current

Links

Landscapes

  • Synchronisation In Digital Transmission Systems (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、ディジタル信号回路に関する。より詳細には
、本発明は、所定のクロック信号の制御の下で取り扱わ
れるディジタル信号を処理する回路であって、マスタリ
セット信号と同期パルス信号とクロック信号とをそれぞ
れ人力されて、同期パルス信号に同期したデータを生成
する回路の新規な構成に関する。
従来の技術 第3図は、本発明が対象とするディジタル信号回路の典
型的な構成を示す図である。
同図に示すように、このディジタル信号回路は、マスタ
リセット信号と同期パルス信号とを入力されるSRフリ
ップフロップ10と、SRフリップフロップ10の出力
を一方の入力w1に受けるORゲート20と、ORゲー
ト20の出力w3をリセット入力に受けるカウンタ30
とを備えている。また、カウンタ30の出力は、データ
出力として使用されると同時に、テ知−ダ40を介して
ORゲートのもうひとつの入力W2に接続されている。
第4図(a)〜(e)は、第3図に示したディジタル信
号回路の動作を説明するためのタイミングチャートであ
る。ここで、第4図(b)〜(e)は、第4図(a)の
所定期間を各々時間軸方向に拡大して示す図である。
第4図ら)に示す期間は、このディジタル信号回路が動
作し始めるときと、その後正常に動作している状態とを
示すタイミングチャートである。
即ち、同図に示すように、タイミングAにおいて、SR
フリップフロップ10にマスタリセット信号MRESE
Tが人力されると、SRフリップフロップ10がセット
されて、ORゲート20の入力W1への出力がH″ レ
ベルとなる。そこで、ORゲート20の出力W3も” 
H” レベルとなり、カウンタ30は待機状態となる。
続いて、タイミングBから同期パルス信号CPULSE
が人力されると、SRフリップフロップ10はリセット
され、ORゲート20の入力W1に対する出力W3はL
″ レベルとなる。従って、ORゲート20の出力もL
″ レベルとなり、カウンタ30は、クロック信号CL
KINに従ってカウント動作を開始する。
カウンタ30が、所定の数(ここでは、II OIIか
らカウントした’4”)をカウントすると、タイミング
Cにおいてデコーダ40は、ORゲートの人力W2に対
してリセット信号を発生する。このリセット信号により
ORゲート20の出力W3が11 HI+レベルになり
カウンタ30がリセットされる。以下、この動作を繰り
返すことにより、カウンタ30は“0″から4″までの
カウントアツプを繰り返す。
ここで、第4図(C)の後半に示すように、何らかの理
由で同期パルス信号CPULSEの供給が一時的に途絶
したとする。
このような場合、カウンタ30は、ORゲート20を介
してデコーダ40から供給されるリセット信号によりリ
セットされなからパ0″″から4″までのカウントアツ
プを繰り返す。
一方、第4図C山に示すように、途絶していた同期パル
ス信号CPULSEがタイミングDから再び供給された
とき、再開された同期パルス信号CPULSEは、最初
に供給されていた同期パルス信号CPULSEと必ずし
も位相が一致していないので、第4図(d)の前半に示
すように、データ出力DOUTと同期パルス信号CPU
LSEとの位相関係がずれてしまうことがある。
このような、同期パルス信号CPULS+Eと位相関係
のずれたデータDOUTを出力する動作は、第4図(d
)の後半に示すように、タイミングEにマスタリセット
信号MRESETが入力されるまで回復されることはな
い。
第4図(e)は、上述のように、マスタリセット信号M
RESETによって正常な動作を回復したディジタル信
号回路の動作状態を示している。
発明が解決しようとする課題 以上説明したように、従来のディジタル信号回路は、カ
ウンタが一旦動作し始めた状態で一時的な異常が発生し
た場合に、マスタリセット信号が入力されない限り正常
な動作に復帰することができない。
即ち、例えば、同期パルス信号の供給が一旦途絶した後
に復活した場合、また、カウンタが一旦停止した後に動
作を回復した場合等に、同期パルス信号と出力データ信
号との位相関係がずれていても、マスタリセット信号を
入力しない限り異常な動作を続けてしまう。
そこで、本発明は、上記従来技術の問題点を解決し、同
期パルス信号の一時的な途絶やカウンタ動作の一時的な
停止が発生した場合でも、その障害が回復した場合には
正常な動作を自己復帰する機能を有する新規なディジタ
ル信号回路を提供することをその目的としている。
課題を解決するための手段 即ち、本発明に従うと、マスタリセット信号によりセッ
トされ、同期パルス信号によりリセットされるセット/
リセット型フリップフロップと、前記セット/リセット
型フリップフロップの出力によりリセットされるカウン
タと、前記カウンタの出力から周期的なリセット信号を
発生して前記カウンタをリセットする第1のリセット信
号を発生するデコーダとを含み、前記カウンタが所定の
クロック信号に従ってディジタルデータを発生するよう
に構成されたディジタル信号回路において、更に、前記
同期パルス信号と前記クロック信号とに基づいて前記同
期パルス信号に同期した周期的な第2のリセット信号を
発生し、前記カウンタを周期的にリセットするタイミン
グ調整用回路を具備することを特徴とするディジタル信
号回路が提供される。
作用 本発明に係るディジタル信号回路は、入力されるマスタ
リセット信号と、デコーダが生成するリセット信号の他
に、同期パルス信号によってもカウンタがリセットされ
るように構成されていることをその主要な特徴としてい
る。
即ち、従来のディジタル信号回路は、−旦カウンタの動
作が始まると、マスタリセット信号を人力しない限り、
同期パルス信号とデータ出力との位相関係を整合させる
ことはできなかった。このため、−時的な障害が解消し
た後も、マスタリセット信号を入力しない限り異常な動
作を継続してしまう。
これに対して、本発明に係るディジタル信号回路は、同
期パルス信号に基づいて周期的に発生するリセット信号
によりカウンタをリセットするように構成されているの
で、同期パルス信号さえ供給されていれば同期パルス信
号と出力データ信号との位相関係が周期的に整合され、
正常な動作を自己回復することができる。
即ち、本発明に係るディジタル信号回路は、同期パルス
信号とクロック信号とを人力として受けるタイミング調
整用回路を備えている。このタイミング調整用回路は、
同期パルス信号が供給されている間、同期パルス信号に
同期したリセット信号を所定の期間毎に発生してカウン
タをリセットする。従って、何らかの障害の発生により
同期パルス信号とデータ出力との位相関係にずれが生じ
たとしても、同期パルス信号が供給されれば、カウンタ
と同期パルス信号との位相関係のずれは定期的に解消さ
れ、正常な動作に自己復帰することができる。
以下、図面を参照して本発明をより具体的に説明するが
、以下の開示は本発明の一実施例に過ぎず、本発明の技
術的範囲を何ら限定するものではない。
実施例 第1図は、本発明に従うディジタル信号回路の具体的な
構成例を示す図である。尚、同図において、第3図に示
した従来の回路と同じ構成要素には同じ参照番号を付し
ている。
同図に示すように、このディジタル信号回路は、マスタ
リセット信号と同期パルス信号とがそれぞれセット人力
Sとリセット人力Rとに人力されるSRフリップフロッ
プ10と、SRフリップフロップ10の出力Qを一方の
入力W1に受けるORゲート21と、ORゲート21の
出力W3をリセット人力に受けるカウンタ30とを備え
ている。また、カウンタ30の出力は、データ出力とし
て使用されると同時に、デコーダ40を介してORゲー
トのもうひとつの人力W2に接続されている。
更に、この回路は、同期パルス信号とクロック信号とを
入力され、同期パルス信号に同期したリセット信号を特
定の間隔で発生するタイミング調整用回路50を備えて
いる。このタイミング調整用回路50の出力は、ORゲ
ート21の更にもうひとつの人力W4に接続されている
。従って、この回路では、カウンタ30は、マスタリセ
ット信号と、デコーダ40の出力するリセット信号と、
タイミング調整用回路50の出力するリセット信号との
3種のリセット信号によりリセットされ得る。
尚、本実施例におけるタイミング調整用回路50は、例
えば、1クロック分のパルス幅を有する同期パルス信号
を入力されるシフトレジスタを遅延回路として使用して
、クロック周期の3周期半の遅延を与えるように構成す
ることができる。
第2図(a)〜(d)は、第1図に示したディジタル信
号回路の動作を説明するためのタイミングチャートであ
る。ここで、第2図ら)〜(d)は、第2図(a)の所
定期間を各々時間軸方向に拡大して示す図である。
第2図(b)に示す期間は、このディジタル信号回路が
動作し始めるときと、その後正常に動作している状態と
を示すタイミングチャートである。
即ち、同図に示すように、タイミングAにおいて、SR
フリップフロップ10にマスタリセット信号MRESE
Tが人力されると、SRフリップフロップ10がセット
されて、ORゲート21の入力W1に対する出力は” 
H” レベルとなる。従って、ORゲート21の出力W
3もH″ レベルとなり、カウンタ30は待機状態とな
る。
続いて、タイミングBから同期パルス信号CPULSE
が入力されると、SRフリップフロップ10はリセット
され、ORゲート21の入力WIに対する出力は′L″
 レベルとなる。従って、ORゲート21の出力W3も
II L II レベルとなり、カウンタ30はクロッ
ク信号CLKINに従ってカウント動作を開始する。
カウンタ30が、所定の数(ここでは、” o ”から
カウントした11411)をカウントすると、タイミン
グCにおいて、デコーダ40がORゲート21の入力W
2に対してリセット信号を発生する。このリセット信号
により、ORゲート21の出力W3が゛′H′″レベル
になり、カウンタ30がリセットされる。以下、この動
作を繰り返すことにより、カウンタ30は0″′から4
″′までのカウントアツプを繰り返す。
また、上記の動作と平行して、タイミング調整用回路4
0は、同期パルス信号CPULSEとクロック信号CL
KINとに基づいて、同期パルス信号CPULSEに同
期した周期的な第2のリセット信号を、ORゲートの人
力W4に対して発生している。尚、第2図(b)から判
るように、同期がとれている状態では、第2リセツト信
号W4は、第1のリセット信号W2と一致して出現して
おり、第2のリセット信号W、のために同期がくずされ
ることはない。
ここで、第2図(C)の後半に示すように、何らかの理
由で同期パルス信号CPULSEの供給が途絶したとす
る。
このような場合、カウンタ30は、ORゲート21を介
してデコーダ40から供給されるリセット信号によりリ
セットされながら、“0′″から′4″までのカウント
アツプを繰り返し続ける。尚、同期パルス信号CPUL
SEが途絶している期間は、タイミング調整用回路50
は、第2のリセット信号を発生しない。
続いて、第2図(d)に示すように、タイミングDにお
いて途絶していた同期パルス信号CPtJLSEが再び
供給されると、タイミング調整用回路50は、ORゲー
ト21の入力W、に対して第2のリセット信号を再び発
生し始める。前述のように、この第2のリセット信号は
、同期パルス信号CPULSEに同期して発生されるの
で、第2のリセット信号によりカウンタ30をリセット
することにより、同期パールス信号CPULSEとデー
タ出力DOUTとの位相関係は正常になる。
このように、本発明に係るディジタル信号回路では、−
時的に途絶した同期パルス信号の供給が再開したときに
、その動作状態を自己復帰する機能を有している。
発明の詳細 な説明したように、本発明に係るディジタル信号回路は
、同期パルス信号やカウンタが一時的に動作を停止して
も、正常な同期パルス信号が供給され始めると自動的に
リセットをかけてデータ出力の位相関係のずれを解消し
、正常な動作に自己復帰する。従って、ディジタルデー
タ伝送装置等において有利に使用することができる。
【図面の簡単な説明】
第1図は、本発明に係るディジタル信号回路の具体的な
構成例を示す図であり、 第2図(a)〜(6)は、第1図に示した回路の動作を
説明するタイミングチャートチアリ、 第3図は、従来のディジタル信号回路の典型的な構成を
示す図であり、 第4図(a)〜(e)は、第3図に示した回路の動作を
説明するタイミングチャートである。 〔主な参照番号〕 10・・・SRフリップフロップ、 20、21・ ・ ・ORゲート、 30・・・カウンタ、 40・・・デコーダ、 50・・・タイミング調整用回路

Claims (1)

  1. 【特許請求の範囲】 マスタリセット信号によりセットされ、同期パルス信号
    によりリセットされるセット/リセット型フリップフロ
    ップと、前記セット/リセット型フリップフロップの出
    力によりリセットされるカウンタと、前記カウンタの出
    力に基づいて周期的なリセット信号を発生して前記カウ
    ンタをリセットする第1のリセット信号を発生するデコ
    ーダとを含み、前記カウンタが所定のクロック信号に従
    ってディジタルデータを発生するように構成されたディ
    ジタル信号回路において、 更に、前記同期パルス信号と前記クロック信号とに基づ
    いて前記同期パルス信号に同期した周期的な第2のリセ
    ット信号を発生し、前記カウンタを周期的にリセットす
    るタイミング調整用回路を具備することを特徴とするデ
    ィジタル信号回路。
JP2246423A 1990-09-17 1990-09-17 ディジタル信号回路 Pending JPH04124909A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2246423A JPH04124909A (ja) 1990-09-17 1990-09-17 ディジタル信号回路

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2246423A JPH04124909A (ja) 1990-09-17 1990-09-17 ディジタル信号回路

Publications (1)

Publication Number Publication Date
JPH04124909A true JPH04124909A (ja) 1992-04-24

Family

ID=17148261

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2246423A Pending JPH04124909A (ja) 1990-09-17 1990-09-17 ディジタル信号回路

Country Status (1)

Country Link
JP (1) JPH04124909A (ja)

Similar Documents

Publication Publication Date Title
JP2909740B2 (ja) 位相整合回路
US4949052A (en) Clock signal generator having back-up oscillator substitution
JPH01144738A (ja) ウインドウ法同期保護回路
JPH04124909A (ja) ディジタル信号回路
US4741005A (en) Counter circuit having flip-flops for synchronizing carry signals between stages
JPH0282812A (ja) クロック切換方式
KR100223116B1 (ko) 상태 머신 위상 동기 루프
JP3132657B2 (ja) クロック切替回路
JPS61140221A (ja) タイミング発生回路
US5459752A (en) Simple digital method for controlling digital signals to achieve synchronization
KR100278018B1 (ko) 기준펄스동기카운터
JP3930641B2 (ja) 現用系・予備系切替方法および切替装置
JPS6324569B2 (ja)
KR19980049182U (ko) 클럭분주기를 이용한 동기화 회로
JP3357174B2 (ja) 非同期クロック間フレーム同期回路
JPH04127737A (ja) クロック信号発生回路
KR0186097B1 (ko) 저전력 소모형 디지탈 주파수 합성장치
JPH03249851A (ja) ビット多重装置
NZ206464A (en) Phase adjusting pulse corrector
JPH0789656B2 (ja) 制御信号出力装置
JPH0256855B2 (ja)
JPH0439628B2 (ja)
JPH07202684A (ja) パルス発生器
JPS61116448A (ja) 同期回路
JPH01100617A (ja) 同期化装置