JPH04124909A - ディジタル信号回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、ディジタル信号回路に関する。より詳細には
、本発明は、所定のクロック信号の制御の下で取り扱わ
れるディジタル信号を処理する回路であって、マスタリ
セット信号と同期パルス信号とクロック信号とをそれぞ
れ人力されて、同期パルス信号に同期したデータを生成
する回路の新規な構成に関する。

従来の技術 第３図は、本発明が対象とするディジタル信号回路の典
型的な構成を示す図である。

同図に示すように、このディジタル信号回路は、マスタ
リセット信号と同期パルス信号とを入力されるＳＲフリ
ップフロップ１０と、ＳＲフリップフロップ１０の出力
を一方の入力ｗ１に受けるＯＲゲート２０と、ＯＲゲー
ト２０の出力ｗ３をリセット入力に受けるカウンタ３０
とを備えている。また、カウンタ３０の出力は、データ
出力として使用されると同時に、テ知−ダ４０を介して
ＯＲゲートのもうひとつの入力Ｗ２に接続されている。

第４図（ａ）〜（ｅ）は、第３図に示したディジタル信
号回路の動作を説明するためのタイミングチャートであ
る。ここで、第４図（ｂ）〜（ｅ）は、第４図（ａ）の
所定期間を各々時間軸方向に拡大して示す図である。

第４図ら）に示す期間は、このディジタル信号回路が動
作し始めるときと、その後正常に動作している状態とを
示すタイミングチャートである。

即ち、同図に示すように、タイミングＡにおいて、ＳＲ
フリップフロップ１０にマスタリセット信号ＭＲＥＳＥ
Ｔが人力されると、ＳＲフリップフロップ１０がセット
されて、ＯＲゲート２０の入力Ｗ１への出力がＨ″　レ
ベルとなる。そこで、ＯＲゲート２０の出力Ｗ３も”　
Ｈ”　レベルとなり、カウンタ３０は待機状態となる。

続いて、タイミングＢから同期パルス信号ＣＰＵＬＳＥ
が人力されると、ＳＲフリップフロップ１０はリセット
され、ＯＲゲート２０の入力Ｗ１に対する出力Ｗ３はＬ
″　レベルとなる。従って、ＯＲゲート２０の出力もＬ
″　レベルとなり、カウンタ３０は、クロック信号ＣＬ
ＫＩＮに従ってカウント動作を開始する。

カウンタ３０が、所定の数（ここでは、ＩＩ　ＯＩＩか
らカウントした’４”）をカウントすると、タイミング
Ｃにおいてデコーダ４０は、ＯＲゲートの人力Ｗ２に対
してリセット信号を発生する。このリセット信号により
ＯＲゲート２０の出力Ｗ３が１１　ＨＩ＋レベルになり
カウンタ３０がリセットされる。以下、この動作を繰り
返すことにより、カウンタ３０は“０″から４″までの
カウントアツプを繰り返す。

ここで、第４図（Ｃ）の後半に示すように、何らかの理
由で同期パルス信号ＣＰＵＬＳＥの供給が一時的に途絶
したとする。

このような場合、カウンタ３０は、ＯＲゲート２０を介
してデコーダ４０から供給されるリセット信号によりリ
セットされなからパ０″″から４″までのカウントアツ
プを繰り返す。

一方、第４図Ｃ山に示すように、途絶していた同期パル
ス信号ＣＰＵＬＳＥがタイミングＤから再び供給された
とき、再開された同期パルス信号ＣＰＵＬＳＥは、最初
に供給されていた同期パルス信号ＣＰＵＬＳＥと必ずし
も位相が一致していないので、第４図（ｄ）の前半に示
すように、データ出力ＤＯＵＴと同期パルス信号ＣＰＵ
ＬＳＥとの位相関係がずれてしまうことがある。

このような、同期パルス信号ＣＰＵＬＳ＋Ｅと位相関係
のずれたデータＤＯＵＴを出力する動作は、第４図（ｄ
）の後半に示すように、タイミングＥにマスタリセット
信号ＭＲＥＳＥＴが入力されるまで回復されることはな
い。

第４図（ｅ）は、上述のように、マスタリセット信号Ｍ
ＲＥＳＥＴによって正常な動作を回復したディジタル信
号回路の動作状態を示している。

発明が解決しようとする課題 以上説明したように、従来のディジタル信号回路は、カ
ウンタが一旦動作し始めた状態で一時的な異常が発生し
た場合に、マスタリセット信号が入力されない限り正常
な動作に復帰することができない。

即ち、例えば、同期パルス信号の供給が一旦途絶した後
に復活した場合、また、カウンタが一旦停止した後に動
作を回復した場合等に、同期パルス信号と出力データ信
号との位相関係がずれていても、マスタリセット信号を
入力しない限り異常な動作を続けてしまう。

そこで、本発明は、上記従来技術の問題点を解決し、同
期パルス信号の一時的な途絶やカウンタ動作の一時的な
停止が発生した場合でも、その障害が回復した場合には
正常な動作を自己復帰する機能を有する新規なディジタ
ル信号回路を提供することをその目的としている。

課題を解決するための手段 即ち、本発明に従うと、マスタリセット信号によりセッ
トされ、同期パルス信号によりリセットされるセット／
リセット型フリップフロップと、前記セット／リセット
型フリップフロップの出力によりリセットされるカウン
タと、前記カウンタの出力から周期的なリセット信号を
発生して前記カウンタをリセットする第１のリセット信
号を発生するデコーダとを含み、前記カウンタが所定の
クロック信号に従ってディジタルデータを発生するよう
に構成されたディジタル信号回路において、更に、前記
同期パルス信号と前記クロック信号とに基づいて前記同
期パルス信号に同期した周期的な第２のリセット信号を
発生し、前記カウンタを周期的にリセットするタイミン
グ調整用回路を具備することを特徴とするディジタル信
号回路が提供される。

作用 本発明に係るディジタル信号回路は、入力されるマスタ
リセット信号と、デコーダが生成するリセット信号の他
に、同期パルス信号によってもカウンタがリセットされ
るように構成されていることをその主要な特徴としてい
る。

即ち、従来のディジタル信号回路は、−旦カウンタの動
作が始まると、マスタリセット信号を人力しない限り、
同期パルス信号とデータ出力との位相関係を整合させる
ことはできなかった。このため、−時的な障害が解消し
た後も、マスタリセット信号を入力しない限り異常な動
作を継続してしまう。

これに対して、本発明に係るディジタル信号回路は、同
期パルス信号に基づいて周期的に発生するリセット信号
によりカウンタをリセットするように構成されているの
で、同期パルス信号さえ供給されていれば同期パルス信
号と出力データ信号との位相関係が周期的に整合され、
正常な動作を自己回復することができる。

即ち、本発明に係るディジタル信号回路は、同期パルス
信号とクロック信号とを人力として受けるタイミング調
整用回路を備えている。このタイミング調整用回路は、
同期パルス信号が供給されている間、同期パルス信号に
同期したリセット信号を所定の期間毎に発生してカウン
タをリセットする。従って、何らかの障害の発生により
同期パルス信号とデータ出力との位相関係にずれが生じ
たとしても、同期パルス信号が供給されれば、カウンタ
と同期パルス信号との位相関係のずれは定期的に解消さ
れ、正常な動作に自己復帰することができる。

以下、図面を参照して本発明をより具体的に説明するが
、以下の開示は本発明の一実施例に過ぎず、本発明の技
術的範囲を何ら限定するものではない。

実施例 第１図は、本発明に従うディジタル信号回路の具体的な
構成例を示す図である。尚、同図において、第３図に示
した従来の回路と同じ構成要素には同じ参照番号を付し
ている。

同図に示すように、このディジタル信号回路は、マスタ
リセット信号と同期パルス信号とがそれぞれセット人力
Ｓとリセット人力Ｒとに人力されるＳＲフリップフロッ
プ１０と、ＳＲフリップフロップ１０の出力Ｑを一方の
入力Ｗ１に受けるＯＲゲート２１と、ＯＲゲート２１の
出力Ｗ３をリセット人力に受けるカウンタ３０とを備え
ている。また、カウンタ３０の出力は、データ出力とし
て使用されると同時に、デコーダ４０を介してＯＲゲー
トのもうひとつの人力Ｗ２に接続されている。

更に、この回路は、同期パルス信号とクロック信号とを
入力され、同期パルス信号に同期したリセット信号を特
定の間隔で発生するタイミング調整用回路５０を備えて
いる。このタイミング調整用回路５０の出力は、ＯＲゲ
ート２１の更にもうひとつの人力Ｗ４に接続されている
。従って、この回路では、カウンタ３０は、マスタリセ
ット信号と、デコーダ４０の出力するリセット信号と、
タイミング調整用回路５０の出力するリセット信号との
３種のリセット信号によりリセットされ得る。

尚、本実施例におけるタイミング調整用回路５０は、例
えば、１クロック分のパルス幅を有する同期パルス信号
を入力されるシフトレジスタを遅延回路として使用して
、クロック周期の３周期半の遅延を与えるように構成す
ることができる。

第２図（ａ）〜（ｄ）は、第１図に示したディジタル信
号回路の動作を説明するためのタイミングチャートであ
る。ここで、第２図ら）〜（ｄ）は、第２図（ａ）の所
定期間を各々時間軸方向に拡大して示す図である。

第２図（ｂ）に示す期間は、このディジタル信号回路が
動作し始めるときと、その後正常に動作している状態と
を示すタイミングチャートである。

即ち、同図に示すように、タイミングＡにおいて、ＳＲ
フリップフロップ１０にマスタリセット信号ＭＲＥＳＥ
Ｔが人力されると、ＳＲフリップフロップ１０がセット
されて、ＯＲゲート２１の入力Ｗ１に対する出力は”　
Ｈ”　レベルとなる。従って、ＯＲゲート２１の出力Ｗ
３もＨ″　レベルとなり、カウンタ３０は待機状態とな
る。

続いて、タイミングＢから同期パルス信号ＣＰＵＬＳＥ
が入力されると、ＳＲフリップフロップ１０はリセット
され、ＯＲゲート２１の入力ＷＩに対する出力は′Ｌ″
　レベルとなる。従って、ＯＲゲート２１の出力Ｗ３も
ＩＩ　Ｌ　ＩＩ　レベルとなり、カウンタ３０はクロッ
ク信号ＣＬＫＩＮに従ってカウント動作を開始する。

カウンタ３０が、所定の数（ここでは、”　ｏ　”から
カウントした１１４１１）をカウントすると、タイミン
グＣにおいて、デコーダ４０がＯＲゲート２１の入力Ｗ
２に対してリセット信号を発生する。このリセット信号
により、ＯＲゲート２１の出力Ｗ３が゛′Ｈ′″レベル
になり、カウンタ３０がリセットされる。以下、この動
作を繰り返すことにより、カウンタ３０は０″′から４
″′までのカウントアツプを繰り返す。

また、上記の動作と平行して、タイミング調整用回路４
０は、同期パルス信号ＣＰＵＬＳＥとクロック信号ＣＬ
ＫＩＮとに基づいて、同期パルス信号ＣＰＵＬＳＥに同
期した周期的な第２のリセット信号を、ＯＲゲートの人
力Ｗ４に対して発生している。尚、第２図（ｂ）から判
るように、同期がとれている状態では、第２リセツト信
号Ｗ４は、第１のリセット信号Ｗ２と一致して出現して
おり、第２のリセット信号Ｗ、のために同期がくずされ
ることはない。

ここで、第２図（Ｃ）の後半に示すように、何らかの理
由で同期パルス信号ＣＰＵＬＳＥの供給が途絶したとす
る。

このような場合、カウンタ３０は、ＯＲゲート２１を介
してデコーダ４０から供給されるリセット信号によりリ
セットされながら、“０′″から′４″までのカウント
アツプを繰り返し続ける。尚、同期パルス信号ＣＰＵＬ
ＳＥが途絶している期間は、タイミング調整用回路５０
は、第２のリセット信号を発生しない。

続いて、第２図（ｄ）に示すように、タイミングＤにお
いて途絶していた同期パルス信号ＣＰｔＪＬＳＥが再び
供給されると、タイミング調整用回路５０は、ＯＲゲー
ト２１の入力Ｗ、に対して第２のリセット信号を再び発
生し始める。前述のように、この第２のリセット信号は
、同期パルス信号ＣＰＵＬＳＥに同期して発生されるの
で、第２のリセット信号によりカウンタ３０をリセット
することにより、同期パールス信号ＣＰＵＬＳＥとデー
タ出力ＤＯＵＴとの位相関係は正常になる。

このように、本発明に係るディジタル信号回路では、−
時的に途絶した同期パルス信号の供給が再開したときに
、その動作状態を自己復帰する機能を有している。

発明の詳細 な説明したように、本発明に係るディジタル信号回路は
、同期パルス信号やカウンタが一時的に動作を停止して
も、正常な同期パルス信号が供給され始めると自動的に
リセットをかけてデータ出力の位相関係のずれを解消し
、正常な動作に自己復帰する。従って、ディジタルデー
タ伝送装置等において有利に使用することができる。

【図面の簡単な説明】

第１図は、本発明に係るディジタル信号回路の具体的な
構成例を示す図であり、 第２図（ａ）〜（６）は、第１図に示した回路の動作を
説明するタイミングチャートチアリ、 第３図は、従来のディジタル信号回路の典型的な構成を
示す図であり、 第４図（ａ）〜（ｅ）は、第３図に示した回路の動作を
説明するタイミングチャートである。 〔主な参照番号〕 １０・・・ＳＲフリップフロップ、 ２０、２１・　・　・ＯＲゲート、 ３０・・・カウンタ、 ４０・・・デコーダ、 ５０・・・タイミング調整用回路

Claims (1)

1. 【特許請求の範囲】 マスタリセット信号によりセットされ、同期パルス信号
   によりリセットされるセット／リセット型フリップフロ
   ップと、前記セット／リセット型フリップフロップの出
   力によりリセットされるカウンタと、前記カウンタの出
   力に基づいて周期的なリセット信号を発生して前記カウ
   ンタをリセットする第１のリセット信号を発生するデコ
   ーダとを含み、前記カウンタが所定のクロック信号に従
   ってディジタルデータを発生するように構成されたディ
   ジタル信号回路において、 更に、前記同期パルス信号と前記クロック信号とに基づ
   いて前記同期パルス信号に同期した周期的な第２のリセ
   ット信号を発生し、前記カウンタを周期的にリセットす
   るタイミング調整用回路を具備することを特徴とするデ
   ィジタル信号回路。