JPH0789656B2 - 制御信号出力装置 - Google Patents

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、制御信号出力装置に関する。より詳細には、
ある同期信号に同期し且つその同期期間中も外部装置に
制御信号を提供することができる新規な制御信号出力装
置の構成に関する。

従来の技術 例えば、テレビジョン受像装置、画像録画再生装置（VT
R）等で使用する画像挿入装置では、被挿入信号に対し
て挿入信号の同期をとる必要がある。このような機能を
実現する方式として、映像信号における垂直同期信号の
ように、被挿入信号に同期した信号によって、挿入信号
に対する制御信号出力部をリセットする方式が知られて
いる。

第３図は、上述のような従来方式を実施するための制御
信号出力装置の構成を示す図である。

同図に示すように、この装置は、同期信号入力端子41に
受ける同期信号HDとクロック入力端子35に受けるクロッ
ク信号CKとを入力される論理積回路39と、論理積回路39
の出力をトリガ入力Ｔに受け、同期信号HDをリセット入
力Ｒに受けるカウンタ31とを備えている。

第４図は、第３図に示した装置の動作を説明するための
タイミングチャートである。

第３図に示した装置において、カウンタ31は、第４図
（ｂ）に示す同期信号HDが“高”レベルになる非同期期
間T₁およびT₃においてのみ、第４図（Ｃ）に示すよう
に、クロック信号CKに応答した計数を行い、計数値出力
CNが、制御信号として画像挿入装置等の外部利用装置に
出力される。

一方、第４図における同期期間T₂では、カウンタ31は、
トリガ入力が遮断されると共に同期信号HDによって強制
的にリセットされている。従って、同期期間T₂の計数値
出力は「０」のままになり、制御信号としての出力は途
絶する。尚、カウンタ31における計数は、同期期間T₂の
終了時点から再開される。

ここで、第３図に示した回路において、例えば論理積回
路39を除去してクロック信号CKをカウンタ31のトリガ入
力Ｔに直接供給するようにしても、同期期間T₂中は同期
信号HDによってカウンタ31はリセット状態を維持する。
また、独自に発振器を設けて、その発振クロック信号を
クロック信号CKに代替してもこの点は同様である。

発明が解決しようとする問題点 上述のように、従来の制御信号出力装置では、同期期間
T₂の間はカウンタ31が常にリセット状態にあるために、
その間は制御信号が得られない。即ち、画像挿入装置等
のように制御信号を利用する必要がある場合は、その処
理は非同期期間（T₁、T₃）に限られる。

映像信号処理では同期信号として一般的に垂直同期信号
が用いられるので、同期期間中には画像表示は必要な
い。しかしながら、他のシステムとのデータの通信、デ
ータの編集等の付帯処理は、同期期間中に行うかあるい
は画像挿入動作の合間に行う必要がある。ところが、前
述したように、従来の制御信号出力装置では同期期間内
に制御信号が得られないのでデータ処理能力の大幅な低
下を招く場合がある。また、これを防止するためには、
制御信号発生源を別途設ける等の処置が必要になる。

そこで、本発明は、上記従来技術の問題点を解決し、同
期期間中も含めて制御信号を出力することができる新規
な制御信号出力装置を提供することをその目的としてい
る。

問題点を解決するための手段 本発明に従うと、トリガ入力にクロック信号を受けるＮ
ビット（Ｎは１以上の任意の整数）のカウンタと、トリ
ガ入力に同期信号を受けるＭビット（Ｍは１≦Ｍ≦Ｎの
整数）の第１データラッチと、トリガ入力に該カウンタ
のキャリー出力を受け、データ入力に該同期信号を受け
る第２データラッチと、該カウンタのキャリー出力、該
第２データラッチの反転データ出力および該同期信号を
入力に受ける論理積回路とを備え、該カウンタの計数値
出力が該第１データラッチのデータ入力に、該第１デー
タラッチの反転データ出力が該カウンタのデータ入力
に、それぞれビット毎に接続されており、該論理積回路
の出力が該カウンタのプリセット入力に接続されてお
り、該カウンタの計数値を制御信号として出力するよう
に構成されていることを特徴とする制御信号出力装置が
提供される。

作用 本発明に係る制御信号出力装置においては、キャリー信
号に応じて同期信号の到来が検知され、次のキャリー信
号によりプリセット信号が発生される。

このプリセット信号によりカウンタにプリセットされる
値は、同期信号に応答して第１データラッチに保持され
ていたカウンタの計数状態値が、反転出力を介してカウ
ンタにセットされる。即ち、このプリセット値は保持さ
れていた計数状態値の補数であり、同期信号の遷移時点
の計数状態値と同期すべき計数値との差分がカウンタに
設定されることになる。従って、プリセット以後のカウ
ンタの制御シーケンスは同期信号に同期する。

この装置は、カウンタの計数状態を表す信号を制御信号
として出力しているので、同期期間中も含めて制御信号
を出力することができる。

以下、実施例を参照して本発明をより具体的に説明する
が、以下の開示は本発明のひとつの実施例に過ぎず、本
発明の技術的範囲を何ら限定するものではない。

実施例 第１図は、本発明に係る制御信号出力装置の具体的な構
成例を示す図である。

同図に示すように、この装置は、縦列接続された３段の
バイナリカウンタからなる３ビットのカウンタ11と、や
はり３ビットのデータラッチ群13と、単独のデータラッ
チ17と、論理積回路19とから主に構成されている。ま
た、外部から供給される、クロック信号CKのためのクロ
ック入力端子15と、同期信号HDのための同期入力端子21
とを備えている。

ここで、カウンタ11の各段の計数出力Ｑは、データラッ
チ群13の各段のデータ入力Ｄにそれぞれ接続されてい
る。また、データラッチ群13の各段の反転出力llは、カ
ウンタ11の各段のデータ入力Ｄにそれぞれ接続されてい
る。

更に、クロック入力端子15に印加されるクロック信号CK
はカウンタ11のトリガ入力Ｔに供給され、カウンタ11の
キャリー出力Ｃから発生されるキャリー信号CRは、デー
タラッチ17のトリガ入力Ｔと、論理積回路19の入力のひ
とつとにそれぞれ供給される。

一方、同期入力端子21に印加される同期信号HDは、デー
タラッチ群13の各段のトリガ入力Ｔに共通に供給される
と共に、データラッチ17のデータ入力Ｄおよび論理積回
路19の入力のひとつにそれぞれ供給される。

また更に、データラッチ17の反転出力信号llは論理積回
路19の入力のひとつに供給され、論理積回路19の出力が
プリセット信号PRとしてカウンタ11のプリセット入力Ｐ
に供給される。

第２図は、上述のように構成された制御信号出力装置の
動作を説明するためのタイミングチャートである。

尚、第１図に示した装置では、第２図（ｂ）に示すよう
に、同期信号HDの論理レベルが“高”レベルである期間
T₁および期間T₃が非同期期間であり、“低”レベルをと
っている期間T₂が同期期間である。また、データラッチ
LNはデータラッチ群13へのデータであり、計数状態CNは
カウンタ11における計数値である。

まず、同期期間T₂よりも前の非同期期間T₁における動作
について説明する。

第２図（ｅ）から判るようにこの期間T₁はキャリー信号
CRが発生していないので、第２図（ｆ）に示すようにプ
リセット信号PRは“低”論理レベルにある。この状態
で、第２図（ａ）に示すように、カウンタ11はクロック
信号CKの立下りに応動して計数を続ける。計数状態CNは
第２図（ｃ）に示す通りである。このとき、同期信号HD
は“高”論理レベルにあるのでデータラッチ群13はトリ
ガされず、計数状態CNをラッチすることはない。

次に、同期期間T₂の動作について説明する。

第２図（ｂ）に示すように、期間T₂は同期信号HDが
“低”論理レベルになり、プリセット信号PRは“低”論
理レベルのままなので、カウンタ11がプリセットされる
ことはない。従って、カウンタ11は、クロック信号CKに
応じた計数をそれ以前の計数状態から続行する。

続いて、同期期間T₁後の非同期期間T₃における動作につ
いて説明する。

同期期間T₂が終了したとき、同期信号HDは“低”論理レ
ベルから“高”論理レベルに遷移する。この動作によっ
てデータラッチ群13はトリガされ、そのときのカウンタ
11の計数状態、即ち、第２図（ｃ）に示す状態では
「５」がセットされる。

ところで、計数状態「５」では未だキャリー信号CRが発
生していないので、カウンタ11はプリセットされずにク
ロック信号CKに応答する計数を続行する。ここで、同期
信号HDとカウンタ11の計数とは同期しなくなる。

但し、同期期間T₂内にカウンタ11が１回でもキャリー信
号CRを発生すれば、キャリー信号CRの遷移によりデータ
ラッチ17がトリガされ、そのときの同期信号HDの“低”
論理レベルがラッチされる。即ち、データラッチ17は、
同期信号HDが到来したことをラッチしており、反転出力
信号llは“高”論理レベル状態を保つ。

同期期間T₂終了後の非同期期間T₃において最初にキャリ
ー信号CRが発生したとき、同期信号HDおよびデータラッ
チ17の反転出力信号llは共に“高”論理レベルにある。
従って、論理積回路19の出力するプリセット信号PRは、
キャリー信号CRの発生に応じて“高”論理レベルにな
る。プリセット信号PRは、第２図（ｅ）および（ｆ）に
示すようにカウンタ11を強制的にプリセットする。

ここでカウンタ11にプリセットされる計数状態値は、第
２図（ｄ）に示すように、データラッチ群13にラッチさ
れている値の補数となる。例えば、データラッチ群13に
「５」が保持されているとすれば、そのデータの補数
「２」がプリセットされる。

このような動作により、同期信号HDの遷移時点の計数状
態値と同期すべき計数値との差分がカウンタ11に設定さ
れる。従って、上述したプリセット動作以後は、カウン
タ11はセットされた補数から計数を再開することにな
り、同期信号HDに同期した制御信号がカウンタ11から得
られる。

このように、本発明に係る制御信号出力装置では、カウ
ンタの計数動作を停止させることなく制御信号を出力し
続けることができる。

尚、上述の実施例では同期信号の終わりに同期する場合
について説明したが、同期信号を反転させて同期信号の
始まりに同期するように構成することもできる。

また、クロック信号CKとして同期信号HDの整数倍の周期
を有する信号を用いれば、１クロック周期内の位相差を
生じることがないので、より良好な制御信号出力装置を
実現することができる。

発明の効果 以上詳述したように、本発明従う制御信号出力装置は、
同期期間の終わりに同期信号との位相差をカウンタにプ
リセットする機能を有するので、同期期間中もカウンタ
を停止させる必要がなく、制御信号を連続して出力する
ことができる。

【図面の簡単な説明】

第１図は、本発明に係る制御信号出力装置の構成を示す
ブロック図であり、 第２図（ａ）〜（ｆ）は、第１図に示した装置の動作を
説明するためのタイミングチャートであり、 第３図は、従来の制御信号出力装置の構成を示すブロッ
ク図であり、 第４図（ａ）〜（ｃ）は第３図に示した装置の動作を説
明するためのタイミングチャートである。 〔主な参照番号〕 11、31……カウンタ、13……データラッチ群、 17……データラッチ、19……データラッチ、 CK……クロック信号、CR……キャリー信号、 CN……計数状態、 PR……プリセット信号、HD……同期信号

Claims (1)

【特許請求の範囲】
1. 【請求項１】トリガ入力にクロック信号を受けるＮビッ
   ト（Ｎは１以上の任意の整数）のカウンタと、 トリガ入力に同期信号を受けるＭビット（Ｍは１≦Ｍ≦
   Ｎの整数）の第１データラッチと、 トリガ入力に該カウンタのキャリー出力を受け、データ
   入力に該同期信号を受ける第２データラッチと、 該カウンタのキャリー出力、該第２データラッチの反転
   データ出力および該同期信号を入力に受ける論理積回路
   とを備え、 該カウンタの計数値出力が該第１データラッチのデータ
   入力に、該第１データラッチの反転データ出力が該カウ
   ンタのデータ入力に、それぞれビット毎に接続されてお
   り、 該論理積回路の出力が該カウンタのプリセット入力に接
   続されており、 該カウンタの計数値を制御信号として出力するように構
   成されていることを特徴とする制御信号出力装置。