JP3357174B2 - 非同期クロック間フレーム同期回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は非同期クロック間フレー
ム同期回路に関する。データ通信回路においては、作動
周波数が年々高速化しており、それに伴い作動周波数の
低い旧式の回路と同期を取って通信を行う必要が生じて
いる。

【０００２】このため、新旧双方の回路のクロック信号
が非同期で、かつジッタ等の影響によって送信側のフレ
ームパルス信号の位相がずれて同期外れを起こしても、
双方の回路の同期を適正かつ容易に取ることのできるフ
レーム同期回路が要望されている。

【０００３】

【従来の技術】図３０に従来例による非同期クロック間
フレーム同期回路のブロック構成図を示し、その説明を
行う。

【０００４】この図において、符号１は送信部、２は受
信部であり、各々非同期のクロック信号ＣＫ１及びＣＫ
２で作動しているものとする。送信部１は、カウンタ３
及びデコーダ４を有して成る。カウンタ３はクロック信
号ＣＫ１の立ち上がりエッジでカウント動作を行う。デ
コーダ４は、そのカウント動作に応じて変化するカウン
トデータＤ１をデコード処理することによって、受信部
２のクロック信号ＣＫ２の１周期よりも長い幅のフレー
ムパルス信号ＦＰを出力する。

【０００５】受信部２は、一入力端が反転端となったア
ンド回路５、データフリップフロップ（ＦＦ）、カウン
タ７を有して成る。アンド回路５の他入力端には、送信
部１から送られてくるフレームパルス信号ＦＰが入力さ
れるようになっている。

【０００６】またアンド回路５の出力端がＦＦ６のデー
タ入力端Ｄに接続され、ＦＦ６のデータ出力端Ｑがアン
ド回路５の反転入力端及びカウンタ７のロード端Ｌに接
続されている。ＦＦ６とカウンタ７はクロック信号ＣＫ
２の立ち上がりエッジによって同期して作動するように
なっている。

【０００７】ＦＦ６は、アンド回路５の出力データＤ２
をクロック信号ＣＫ２の立ち上がりエッジでトリガして
保持し、この保持レベルとなるロード信号ＬＯを出力端
Ｑから出力するようになっている。

【０００８】カウンタ７は、「Ｈ」レベルのロード信号
ＬＯをクロック信号ＣＫ２でトリガした際にカウント値
が「０」となり、その後、クロック信号ＣＫ２の立ち上
がりエッジが供給される毎にアップカウントし、このカ
ウント値に応じたカウントデータＣＤを出力するように
なっている。

【０００９】このような構成の非同期クロック間フレー
ム同期回路の動作を図３１を参照して説明する。時刻ｔ
１において、クロック信号ＣＫ２の立ち上がりエッジに
よって、カウンタ７がカウント値「１９０」となったと
すると、その「１９０」を示すカウントデータＣＤが出
力され、時刻ｔ２において、カウント値が「１９１」と
なると、その「１９１」を示すカウントデータＣＤが出
力される。

【００１０】その後、時刻ｔ３において、フレームパル
ス信号ＦＰが「Ｈ」レベルとなったとすると、タイミン
グチャートには示さないが、アンド回路５の出力データ
Ｄ２が「Ｈ」レベルとなる。この「Ｈ」レベルが、時刻
ｔ４におけるクロック信号ＣＫ２の立ち上がりエッジに
よってトリガされ、ＦＦ６に保持されると、ロード信号
ＬＯが「Ｈ」レベルとなる。また時刻ｔ４においてはカ
ウント値が「１９２」となる。

【００１１】時刻ｔ５においてフレームパルス信号ＦＰ
が「Ｈ」レベルから「Ｌ」レベルとなったとする。時刻
ｔ６において、クロック信号ＣＫ２が立ち上がると、ロ
ード信号ＬＯの「Ｈ」レベルがトリガされ、カウンタ７
がリセットされてカウント値が「０」となる。

【００１２】つまり、時刻ｔ３〜ｔ５間で「Ｈ」レベル
となるフレームパルス信号ＦＰが受信部２に供給される
と、その直後カウンタ７のカウント値が「０」となり、
時刻ｔ７で示すように、再び「１」からカウントを開始
する。

【００１３】従って、送信部１と受信部２とは、クロッ
ク信号ＣＫ１及びＣＫ２が非同期であっても、フレーム
パルス信号ＦＰによってフレーム同期を取ることが可能
となっている。

【００１４】

【発明が解決しようとする課題】ところで、上述した非
同期クロック間フレーム同期回路においては、フレーム
パルス信号ＦＰがジッタ等の影響によって位相がずれた
場合に、送信部１及び受信部２間で同期が取れなくなる
問題がある。

【００１５】以下その理由を説明する。例えば、図３２
に示すように、フレームパルス信号ＦＰの「Ｈ」レベル
の位置が時刻ｔ４〜ｔ６間に位相がずれたとする。この
場合、時刻ｔ４においてクロック信号ＣＫ２の立ち上が
りエッジでフレームパルス信号ＦＰの「Ｈ」レベルをト
リガすることが可能なので、結果的には図３１で説明し
たと同様に同期をとることができる。

【００１６】しかし、図３３に示すように、フレームパ
ルス信号ＦＰの「Ｈ」レベルの位置が時刻ｔ４′〜ｔ
６′間に位相がずれたとすると、今まで時刻ｔ４でトリ
ガされていたフレームパルス信号ＦＰの「Ｈ」レベルが
トリガできなくなり、時刻ｔ６でトリガされることにな
る。これによって、ロード信号ＬＯが「Ｈ」レベルとな
るが、カウンタ７は、図３３に自走と示すように、ロー
ド信号ＬＯには関係なく、時刻ｔ６のクロック信号ＣＫ
２の立ち上がりエッジによってカウント動作を行い、こ
の結果、最終値である「１９２」から初期値の「０」と
なる。

【００１７】その後、時刻ｔ７でクロック信号ＣＫ２が
立ち上がると、この時点ではロード信号ＬＯがまだ
「Ｈ」レベルなので、カウンタ７がリセットされ、カウ
ント値が再び「０」となってしまう。

【００１８】つまり、１ビットずれてしまい送信部１及
び受信部２間で同期が取れなくなる状態が生じる。本発
明は、このような点に鑑みてなされたものであり、フレ
ームパルス信号がジッタ等の影響によって位相がずれた
としても、適正に同期を取ることができる非同期クロッ
ク間フレーム同期回路を提供することを目的としてい
る。

【００１９】

【課題を解決するための手段】図１に本発明の原理図を
示す。図中、１は送信手段であり、第１システムクロッ
ク信号ＣＫ１で作動し、フレームパルス信号ＦＰを出力
するものである。

【００２０】１０は受信手段であり、フレームパルス信
号ＦＰを受信し、第１システムクロック信号ＣＫ１と非
同期の第２システムクロック信号ＣＫ２で作動し、その
システムクロック信号ＣＫ２でフレームパルス信号ＦＰ
に同期を取るためのものであり、本発明の特徴要素であ
るエッジ検出手段１１と、安定ビット保持手段１２と、
ロード制御手段１３と、カウント手段１４と、フレーム
パルス位置検出手段１５とを具備して構成てある。

【００２１】エッジ検出手段１１は、送信手段１から送
られてくるフレームパルス信号ＦＰを検出し、この検出
時にパルス状の検出データＥＤ１を出力するものであ
る。安定ビット保持手段１２は、リセット信号Ｒ１でリ
セットされ、このリセット後に検出データＥＤ１が供給
されると安定ビットデータＳＤ１を保持して出力するも
のである。

【００２２】ロード制御手段１３は、安定ビットデータ
ＳＤ１の未供給時に検出データＥＤ１をそのままロード
信号ＬＯ１として出力するものである。カウント手段１
４は、ロード信号ＬＯ１の供給時にカウント値ＣＤ１が
「０」となり、「０」〜「ｎ」までの１周期を繰り返し
カウントし、このカウントの１周期がフレームパルス信
号ＦＰの送出間隔と等しくなっているものである。

【００２３】フレームパルス位置検出手段１５は、カウ
ント値ＣＤ１の「ｎ−１」及び「ｎ」の各々の供給時に
フレームパルス信号ＦＰの検出を行い、検出できなかっ
た場合にリセット信号Ｒ１を出力するものである。

【００２４】

【作用】上述した本発明の非同期クロック間フレーム同
期回路の動作を図２〜図７のタイミングチャートを参照
して説明する。

【００２５】図２に示す時刻ｔ０において、受信手段１
０が初期状態にあり、フレームパルス信号ＦＰが「Ｌ」
レベルであるとする。またフレームパルス信号ＦＰが
「Ｌ」レベルなのでエッジ検出部１１から出力される検
出データＥＤ１が「Ｌ」レベルとなっている。

【００２６】カウント手段１４は不定状態でカウント値
ＣＤ１はその不定状態を示す×である。フレームパルス
位置検出手段１５から出力されるリセット信号Ｒ１は
「Ｌ」レベルとなっており、リセット信号Ｒ１が「Ｌ」
レベルなので安定ビット保持手段１２が検出データＥＤ
１の「Ｌ」レベルを保持しており、安定ビットデータＳ
Ｄ１が「Ｌ」レベルとなっている。

【００２７】また検出データＥＤ１の「Ｌ」レベルによ
ってロード制御部１３から出力されるロード信号ＬＯ１
が「Ｌ」レベルとなっている。時刻ｔ１において、時刻
ｔ１〜ｔ３間で「Ｈ」レベルとなるフレームパルス信号
ＦＰが入力されたとする。時刻ｔ２において、エッジ検
出手段１１がクロック信号ＣＫ２の立ち上がりエッジで
フレームパルス信号ＦＰの「Ｈ」レベルをトリガする
と、時刻ｔ２〜ｔ４間で「Ｈ」レベルとなる検出データ
ＥＤ１が出力される。

【００２８】この時、ロード制御手段１３には「Ｌ」レ
ベルの安定ビットデータＳＤ１が供給されているので、
ロード制御手段１３は入力された「Ｈ」レベルの検出デ
ータＥＤ１をそのままロード信号ＬＯ１として出力す
る。

【００２９】時刻ｔ４において、「Ｈ」レベルのロード
信号ＬＯ１が供給されたカウント手段１４にクロック信
号ＣＫ２の立ち上がりエッジが供給されると、カウント
値ＣＤ１が「０」となる。この時、安定ビット保持手段
１２においては、検出データＥＤ１の「Ｈ」レベルがク
ロック信号ＣＫ２の立ち上がりエッジでトリガされ、安
定ビットデータＳＤ１が「Ｈ」レベルとなる。

【００３０】その後、クロック信号ＣＫ２の立ち上がり
エッジ毎にカウント手段１４のカウント値ＣＤ１が
「１，２…」とアップする。次に、図３に示す時刻ｔ５
において、クロック信号ＣＫ２が立ち上がり、カウント
手段１４のカウント値が「ｎ−１」になったとする。時
刻ｔ６において、時刻ｔ６〜ｔ８間で「Ｈ」レベルとな
るフレームパルス信号ＦＰが入力されたとする。また時
刻ｔ６において、「ｎ−１」のカウント値ＣＤ１の供給
されたフレームパルス位置検出手段１５が、クロック信
号ＣＫ２の立ち下がりエッジによりフレームパルス信号
ＦＰをトリガすることによって、フレームパルス信号Ｆ
Ｐの「Ｈ」レベルの検出を行う。これによって「Ｈ」レ
ベルが検出されるので、リセット信号Ｒ１は「Ｌ」レベ
ルのままとなる。

【００３１】時刻ｔ７において、クロック信号ＣＫ２が
立ち上がると、エッジ検出手段１１でフレームパルス信
号ＦＰの「Ｈ」レベルが検出され、これによって時刻ｔ
７〜ｔ９で「Ｈ」レベルとなる検出データＥＤ１が出力
される。この検出データＥＤ１はロード制御手段１３に
供給されるが安定ビットデータＳＤ１が「Ｈ」レベルな
のでロード信号ＬＯ１は「Ｌ」レベルのままとなる。ま
た、時刻ｔ７のクロック信号ＣＫ２の立ち上がりエッジ
によってカウント手段１４のカウント値ＣＤ１が「ｎ」
となり、フレームパルス位置検出部１５に供給される。

【００３２】時刻ｔ８において、クロック信号ＣＫ２が
立ち下がると、カウント値ＣＤ１の「ｎ」の供給された
フレームパルス位置検出部１５がフレームパルス信号Ｆ
Ｐの検出を行う。これによって「Ｈ」レベルが検出され
るので、リセット信号Ｒ１は「Ｌ」レベルのままとな
る。

【００３３】時刻ｔ９において、クロック信号ＣＫ２の
立ち上がりエッジによってカウント手段１４のカウント
値ＣＤ１が「０」となり、以降クロック信号ＣＫ２が立
ち上がる毎にカウント値ＣＤ１が「１」ずつアップして
行く。

【００３４】以上のように初期時には受信手段１０のク
ロック信号ＣＫ２によってフレームパルス信号ＦＰの
「Ｈ」レベルが取り込まれ、この直後にカウント手段１
４のカウント値ＣＤ１が「０」となる。この時点でフレ
ーム同期が取られる。以降カウント値ＣＤ１はクロック
信号ＣＫ２が立ち上がる毎にアップし、カウント値ＣＤ
１の「ｎ−１」及び「ｎ」の各々の供給時にフレームパ
ルス信号ＦＰがフレームパルス位置検出手段１５で検出
されれば同期が取れていると見なされ、カウント値ＣＤ
１は再び「０」となって以降カウントアップする。

【００３５】次に、図４を参照して非同期クロック間フ
レーム同期回路が作動中にフレームパルス信号ＦＰがジ
ッタ等の影響によって位相がずれた場合の動作を説明す
る。図４に破線１７で示すように、時刻ｔ１１〜ｔ１３
で「Ｈ」レベルとなるべきフレームパルス信号ＦＰが、
時刻ｔ１６〜ｔ１８で「Ｈ」レベルとなった場合を想定
する。

【００３６】時刻ｔ１０において、クロック信号ＣＫ２
が立ち上がり、カウント手段１４のカウント値が「ｎ−
１」になったとする。時刻ｔ１１において、「ｎ−１」
のカウント値ＣＤ１の供給されたフレームパルス位置検
出手段１５が、クロック信号ＣＫ２の立ち下がりエッジ
によりフレームパルス信号ＦＰをトリガすることによっ
て、フレームパルス信号ＦＰの「Ｈ」レベルの検出を行
う。この時点では「Ｈ」レベルは検出されないが、まだ
カウント値ＣＤ１が「ｎ−１」でのみでの検出結果なの
で、リセット信号Ｒ１は「Ｌ」レベルのままとなる。

【００３７】時刻ｔ１２において、クロック信号ＣＫ２
が立ち上がると、カウント手段１４のカウント値が
「ｎ」になる。時刻ｔ１３において、「ｎ」のカウント
値ＣＤ１の供給されたフレームパルス位置検出手段１５
が、クロック信号ＣＫ２の立ち下がりエッジによりフレ
ームパルス信号ＦＰの「Ｈ」レベルの検出を行う。この
検出動作においても「Ｈ」レベルが検出されないので、
先の「ｎ−１」でも検出されなかった双方の検出結果に
より、フレームパルス位置検出手段１５は、次の時刻ｔ
１４のエッジ立ち上がりタイミングでリセット信号Ｒ１
を「Ｈ」レベルとする。この「Ｈ」レベルのリセット信
号Ｒ１が安定ビット保持手段１２に供給されるので、リ
セットがかかり安定ビットデータＳＤ１が「Ｌ」レベル
となる。

【００３８】また、時刻ｔ１４のタイミングではカウン
ト値ＣＤ１が「０」となり、時刻ｔ１５のタイミングで
は「１」となる。時刻ｔ１７において、クロック信号Ｃ
Ｋ２が立ち上がると、時刻ｔ１６でフレームパルス信号
ＦＰが「Ｈ」レベルとなっているので、エッジ検出手段
１１がその「Ｈ」レベルをトリガする。これによって時
刻ｔ１７〜ｔ１９で「Ｈ」レベルとなる検出データＥＤ
１が出力される。

【００３９】この時、安定ビットデータＳＤ１が「Ｌ」
レベルとなっているので、ロード制御手段１３は「Ｈ」
レベルの検出データＥＤ１をそのままロード信号ＬＯ１
とする。また時刻ｔ１７においては、カウント値ＣＤ１
は「２」となる。

【００４０】時刻ｔ１９において、「Ｈ」レベルのロー
ド信号ＬＯ１が供給されたカウント手段１４にクロック
信号ＣＫ２の立ち上がりエッジが供給されると、カウン
ト値ＣＤ１が「０」となる。この時、安定ビット保持手
段１２においては、検出データＥＤ１の「Ｈ」レベルが
クロック信号ＣＫ２の立ち上がりエッジでトリガされ、
安定ビットデータＳＤ１が「Ｈ」レベルとなる。

【００４１】このように、フレームパルス信号ＦＰの
「Ｈ」レベルが所定位置からずれたとしても、それを検
出してずれた「Ｈ」レベルに同期を取ることができる。

【００４２】

【実施例】以下、図面を参照して本発明の実施例につい
て説明する。図５は本発明の第１実施例による非同期ク
ロック間フレーム同期回路のブロック構成図である。こ
の図において図３０に示した従来例の各部に対応する部
分には同一符号を付し、その説明を省略する。

【００４３】図５において、１は図３０に示した従来例
回路で説明した送信部、１０は第１実施例の特徴要素の
受信部である。受信部１０は、エッジ検出部１１、安定
ビット保持部１２、ロード制御部１３、カウンタ１４、
フレームパルス位置検出部１５を具備して構成されてお
り、これら全ての要素は、クロック信号ＣＫ２で同期し
て作動するようになっている。

【００４４】エッジ検出部１１は、フレームパルス信号
ＦＰのパルス状の「Ｈ」レベルを検出するものであり、
フレームパルス信号ＦＰの「Ｈ」レベルをクロック信号
ＣＫ２の立ち上がりエッジによって検出し、この検出時
にクロック信号ＣＫ２の１周期に対応する長さが「Ｈ」
レベルとなるパルス状の検出データＥＤ１を出力する。

【００４５】安定ビット保持部１２は、フレームパルス
信号ＦＰが同期して受信されている安定状態の場合にカ
ウンタ１４にロードがかからないようにするためのもの
であり、フレームパルス位置検出部１５から出力される
リセット信号Ｒ１が「Ｈ」レベルの場合にリセットさ
れ、リセット信号Ｒ１が「Ｌ」レベルの場合に「Ｈ」レ
ベルの検出データＥＤ１をクロック信号ＣＫ２の立ち上
がりエッジによって保持し、この保持時に「Ｈ」レベル
となる安定ビットデータＳＤ１を出力する。

【００４６】ロード制御部１３は、エッジ検出部１１で
検出されたフレームパルス信号ＦＰをロード信号ＬＯ１
としてカウンタ１４へ出力するものであり、「Ｌ」レベ
ルの安定ビットデータＳＤ１が供給されている場合に、
「Ｈ」レベルの検出データＥＤ１が入力されると「Ｈ」
レベルのロード信号ＬＯ１を出力し、「Ｈ」レベルの安
定ビットデータＳＤ１が供給されている場合に、「Ｌ」
レベルのロード信号ＬＯ１を出力する。

【００４７】カウンタ１４は、「Ｈ」レベルのロード信
号ＬＯ１をクロック信号ＣＫ２の立ち上がりエッジでト
リガすることによりカウント値が「０」となり、その
後、クロック信号ＣＫ２の立ち上がりエッジが供給され
る毎に「１」ずつアップカウント動作を行い、「０」〜
「１９２」までのカウントを繰り返し、そのカウント値
「０」〜「１９２」に応じたカウントデータＣＤ１を出
力する。また、「０」〜「１９２」までのカウント時間
は、フレームパルス信号ＦＰの「Ｈ」レベルの間隔と等
しくなっている。

【００４８】フレームパルス位置検出部１５は、フレー
ムパルス信号ＦＰの「Ｈ」レベルのずれを検出するもの
であり、カウント値「１９１」及び「１９２」のカウン
トデータＣＤ１の供給時に、フレームパルス信号ＦＰの
「Ｈ」レベルをクロック信号ＣＫ２の立ち下がりエッジ
で検出できないと、フレームパルス信号ＦＰの位相がず
れたこと、即ち同期外れが生じたことを検出し、「Ｈ」
レベルのリセット信号Ｒ１を出力する。

【００４９】また、カウント値「１９１」又は「１９
２」の供給時に、フレームパルス信号ＦＰの「Ｈ」レベ
ルをクロック信号ＣＫ２の立ち下がりエッジで検出する
と、フレームパルス信号ＦＰが同期状態で供給されてい
ることを検出し、「Ｌ」レベルのリセット信号Ｒ１を出
力し、更に、「１９１」及び「１９２」以外のカウント
値を示す場合に、「Ｌ」レベルのリセット信号Ｒ１を出
力する。このような構成の非同期クロック間フレーム同
期回路の動作を図６〜図９のタイミングチャートを参照
して説明する。

【００５０】図６に示す時刻ｔ０において、受信部１０
が初期状態にあり、フレームパルス信号ＦＰが「Ｌ」レ
ベルであるとする。またフレームパルス信号ＦＰが
「Ｌ」レベルなのでエッジ検出部１１から出力される検
出データＥＤ１が「Ｌ」レベルとなっている。

【００５１】カウンタ１４は不定状態でカウントデータ
ＣＤ１はその不定状態を示す×である。フレームパルス
位置検出部１５から出力されるリセット信号Ｒ１は
「Ｌ」レベルとなっており、リセット信号Ｒ１が「Ｌ」
レベルなので安定ビット保持部１２が検出データＥＤ１
の「Ｌ」レベルを保持しており、安定ビットデータＳＤ
１が「Ｌ」レベルとなっている。

【００５２】また検出データＥＤ１の「Ｌ」レベルによ
ってロード制御部１３から出力されるロード信号ＬＯ１
が「Ｌ」レベルとなっている。時刻ｔ１において、時刻
ｔ１〜ｔ４間で「Ｈ」レベルとなるフレームパルス信号
ＦＰが入力されたとする。時刻ｔ２において、エッジ検
出部１１がクロック信号ＣＫ２の立ち上がりエッジでフ
レームパルス信号ＦＰの「Ｈ」レベルをトリガすると、
時刻ｔ２〜ｔ３間で「Ｈ」レベルとなる検出データＥＤ
１が出力される。

【００５３】この時、ロード制御部１３には「Ｌ」レベ
ルの安定ビットデータＳＤ１が供給されているので、ロ
ード制御部１３は入力された「Ｈ」レベルの検出データ
ＥＤ１をそのままロード信号ＬＯ１として出力する。

【００５４】時刻ｔ３において、「Ｈ」レベルのロード
信号ＬＯ１が供給されたカウンタ１４にクロック信号Ｃ
Ｋ２の立ち上がりエッジが供給されると、カウント値が
「０」となる。この時、安定ビット保持部１２において
は、検出データＥＤ１の「Ｈ」レベルがクロック信号Ｃ
Ｋ２の立ち上がりエッジでトリガされ、安定ビットデー
タＳＤ１が「Ｈ」レベルとなる。

【００５５】その後、クロック信号ＣＫ２の立ち上がり
エッジ毎にカウンタ１４のカウント値が「１，２…」と
アップする。次に、図７に示す時刻ｔ５において、クロ
ック信号ＣＫ２の立ち上がりエッジがカウンタ１４に入
力され、カウント値が「１９２」になったとし、また時
刻ｔ６において、時刻ｔ６〜ｔ９間で「Ｈ」レベルとな
るフレームパルス信号ＦＰが入力されたとする。

【００５６】時刻ｔ７において、カウント値「１９２」
を示すカウントデータＣＤ１が供給されたフレームパル
ス位置検出部１５がクロック信号ＣＫ２の立ち下がりエ
ッジでフレームパルス信号ＦＰの「Ｈ」レベルをトリガ
することによって、フレームパルス信号ＦＰの「Ｈ」レ
ベルが同期状態で供給されていることを検出する。従っ
てリセット信号Ｒ１は「Ｌ」レベルのままとなる。

【００５７】時刻ｔ８において、エッジ検出部１１がク
ロック信号ＣＫ２の立ち上がりエッジでフレームパルス
信号ＦＰの「Ｈ」レベルをトリガすると、時刻ｔ８〜ｔ
１０間で「Ｈ」レベルとなる検出データＥＤ１が出力さ
れる。この時刻ｔ８のクロック信号ＣＫ２の立ち下がり
エッジによってカウンタ１４のカウント値が「０」とな
る。

【００５８】次に、図８に示す時刻ｔ１１において、時
刻ｔ１１〜ｔ１３間で「Ｈ」レベルとなるフレームパル
ス信号ＦＰが入力され、時刻ｔ１２において、エッジ検
出部１１がクロック信号ＣＫ２の立ち上がりエッジでフ
レームパルス信号ＦＰの「Ｈ」レベルをトリガすると、
時刻ｔ１２〜ｔ１４間で「Ｈ」レベルとなる検出データ
ＥＤ１が出力される。また、時刻ｔ１２のクロック信号
ＣＫ２の立ち上がりエッジでカウンタ１４のカウント値
が「１９０」となる。

【００５９】時刻ｔ１４において、クロック信号ＣＫ２
の立ち上がりエッジでカウンタ１４のカウント値が「１
９１」となり、この「１９１」を示すカウントデータＣ
Ｄ１がフレームパルス位置検出部１５に供給されると、
フレームパルス位置検出部１５は、時刻ｔ１５の立ち下
がりエッジでフレームパルス信号ＦＰの「Ｌ」レベルを
トリガする。

【００６０】更に、時刻ｔ１６の立ち上がりエッジでカ
ウント値が「１９２」となり、この「１９２」を示すカ
ウントデータＣＤ１が供給されると、フレームパルス位
置検出部１５は、時刻ｔ１７の立ち下がりエッジでフレ
ームパルス信号ＦＰの「Ｌ」レベルをトリガする。

【００６１】つまり、カウント値「１９１」及び「１９
２」のカウントデータＣＤ１の供給時に、フレームパル
ス信号ＦＰの「Ｈ」レベルが検出できない状態であるた
め、フレームパルス信号ＦＰが同期外れを起こしたこと
が検出される。これによってリセット信号Ｒ１が「Ｈ」
レベルとなる。

【００６２】このリセット信号Ｒ１の「Ｈ」レベルによ
って安定ビット保持部１２がリセットされ、安定ビット
データＳＤ１が「Ｌ」レベルとなる。次に、図９に示す
時刻ｔ１９において、前記した同期外れを起こした、時
刻ｔ１９〜ｔ２１間で「Ｈ」レベルとなるフレームパル
ス信号ＦＰが入力され、時刻ｔ２０において、エッジ検
出部１１がクロック信号ＣＫ２の立ち上がりエッジでフ
レームパルス信号ＦＰの「Ｈ」レベルをトリガすると、
時刻ｔ２０〜ｔ２２間で「Ｈ」レベルとなる検出データ
ＥＤ１が出力される。

【００６３】この時、「Ｌ」レベルの安定ビットデータ
ＳＤ１がロード制御部１３に供給されているので、ロー
ド制御部１３は「Ｈ」レベルの検出データＥＤ１をその
ままロード信号ＬＯ１として出力する。

【００６４】また、時刻ｔ２０のクロック信号ＣＫ２の
立ち上がりエッジでカウンタ１４のカウント値が「１９
０」となる。時刻ｔ２２において、カウンタ１４が、立
ち下がりエッジで「Ｈ」レベルのロード信号ＬＯ１をト
リガすると、カウント値が「０」となる。即ち、フレー
ムパルス信号ＦＰの「Ｈ」レベルに同期した状態とな
る。

【００６５】以上説明した第１実施例の非同期クロック
間フレーム同期回路によれば、フレームパルス信号ＦＰ
の位相がずれて同期外れを起こした場合、ビットずれを
生じさせること無く、ずれたフレームパルス信号ＦＰに
追従して同期を取ることができる。

【００６６】次に、本発明の第２実施例を図１０を参照
して説明する。但し、図１０において図５に示した第１
実施例の各部に対応する部分には同一符号を付し、その
説明を省略する。

【００６７】図１０の第２実施例の受信部２０における
ロード制御部２１は、安定ビットデータＳＤ１が「Ｌ」
レベルの場合に検出データＥＤ１を選択し、「Ｈ」レベ
ルの場合にリセット信号Ｒ２を選択し、これら選択され
た検出データＥＤ１及びリセット信号Ｒ２のレベルに対
応したレベルのロード信号ＬＯ２を出力する。

【００６８】フレームパルス位置検出部２２は、フレー
ムパルス信号ＦＰの「Ｈ」レベルのずれを検出するもの
であり、カウント値「０」〜「１９０」のカウントデー
タＣＤ１の供給時に、フレームパルス信号ＦＰの「Ｈ」
レベルをクロック信号ＣＫ２の立ち下がりエッジで検出
する動作を行い、この際に「Ｈ」レベルが検出されると
フレームパルス信号ＦＰの位相がずれたこと、即ち同期
外れが生じたことを検出し、「Ｈ」レベルのリセット信
号Ｒ１を出力する。また、カウント値「１９１」及び
「１９２」のカウントデータＣＤ１の供給時にはフレー
ムパルス信号ＦＰの検出動作は行わない。これはフレー
ムパルス信号ＦＰがカウント値「１９１」及び「１９
２」のタイミングにある場合はずれが少なく、同期と見
なすようにしてある。

【００６９】このような構成の非同期クロック間フレー
ム同期回路の動作を図１１〜図１３のタイミングチャー
トを参照して説明する。図１１に示す時刻ｔ０におい
て、受信部２０が初期状態にあり、フレームパルス信号
ＦＰが「Ｌ」レベルであるとする。

【００７０】フレームパルス信号ＦＰが「Ｌ」レベルな
のでエッジ検出部１１から出力される検出データＥＤ１
が「Ｌ」レベルとなっている。カウンタ１４は不定状態
でカウントデータＣＤ１はその不定状態を示す×であ
る。フレームパルス位置検出部２２から出力されるリセ
ット信号Ｒ２は「Ｌ」レベルとなっており、リセット信
号Ｒ２が「Ｌ」レベルなので安定ビット保持部１２が検
出データＥＤ１の「Ｌ」レベルを保持しており、安定ビ
ットデータＳＤ１が「Ｌ」レベルとなっている。

【００７１】安定ビットデータＳＤ１の「Ｌ」レベルが
供給されているロード制御部２１は、「Ｌ」レベルの検
出データＥＤ１に対応した「Ｌ」レベルのロード信号Ｌ
Ｏ２を出力している。

【００７２】時刻ｔ１において、時刻ｔ１〜ｔ４間で
「Ｈ」レベルとなるフレームパルス信号ＦＰが入力され
たとする。時刻ｔ２において、エッジ検出部１１がクロ
ック信号ＣＫ２の立ち上がりエッジでフレームパルス信
号ＦＰの「Ｈ」レベルをトリガすると、時刻ｔ２〜ｔ３
間で「Ｈ」レベルとなる検出データＥＤ１が出力され
る。

【００７３】この時、「Ｌ」レベルの安定ビットデータ
ＳＤ１が供給されているロード制御部２１はロード信号
ＬＯ２を選択しているので、「Ｈ」レベルの検出データ
ＥＤ１をそのままロード信号ＬＯ１として出力する。

【００７４】時刻ｔ３において、「Ｈ」レベルのロード
信号ＬＯ１が供給されたカウンタ１４にクロック信号Ｃ
Ｋ２の立ち上がりエッジが供給されると、カウント値が
「０」となる。この時、「Ｌ」レベルのリセット信号Ｒ
２が供給されている安定ビット保持部１２においては、
検出データＥＤ１の「Ｈ」レベルがクロック信号ＣＫ２
の立ち上がりエッジでトリガされ、安定ビットデータＳ
Ｄ１が「Ｈ」レベルとなる。

【００７５】その後、クロック信号ＣＫ２の立ち上がり
エッジ毎にカウンタ１４のカウント値が「１，２…」と
アップする。次に、図１２に示す時刻ｔ５において、ク
ロック信号ＣＫ２の立ち上がりエッジがカウンタ１４に
入力され、カウント値が「１９０」になったとする。

【００７６】時刻ｔ６において、クロック信号ＣＫ２が
立ち下がると、「１９０」のカウントデータＣＤ１が供
給されたフレームパルス位置検出部２２が、フレームパ
ルス信号ＦＰの検出動作を行う。ここでは検出されない
ので、リセット信号Ｒ２は「Ｌ」レベルのままである。

【００７７】時刻ｔ７において、時刻ｔ７〜ｔ１０で
「Ｈ」レベルとなるフレームパルス信号ＦＰが入力され
たとする。時刻ｔ８において、クロック信号ＣＫ２が立
ち上がるとエッジ検出部１１がフレームパルス信号ＦＰ
の「Ｈ」レベルを検出し、この検出によって時刻ｔ８〜
ｔ１１で「Ｈ」レベルとなる検出データＥＤ１が出力さ
れる。また、カウント値が「１９１」となる。

【００７８】「１９１」のカウントデータＣＤ１が供給
されるとフレームパルス位置検出部２２は時刻ｔ９のク
ロック信号ＣＫ２の立ち上がりエッジではフレームパル
ス信号ＦＰの検出動作を行わない。

【００７９】時刻ｔ１１において、クロック信号ＣＫ２
が立ち上がるとカウント値が「１９２」となり、この場
合もフレームパルス位置検出部２２に「１９２」のカウ
ントデータＣＤ１が供給されるので検出動作は行わな
い。このように検出動作を行わないのは、フレームパル
ス信号ＦＰの時刻ｔ７〜ｔ１０の「Ｈ」レベルの位置
を、図１１に示すカウント値を「０」としたフレームパ
ルス信号ＦＰの時刻ｔ１〜ｔ４の「Ｈ」レベルの位置と
比較するとずれているのが分かるが、前述で説明したよ
うに、その時刻ｔ７〜ｔ１０の位置が、カウント値「１
９１」及び「１９２」のタイミング位置にあるので同期
と見なさないからである。

【００８０】時刻ｔ１３において、クロック信号ＣＫ２
が立ち上がるとカウント値が「０」となり、時刻ｔ１４
において、クロック信号ＣＫ２が立ち下がると、「０」
のカウントデータＣＤ１が供給されたフレームパルス位
置検出部２２が、フレームパルス信号ＦＰの検出動作を
行うが、ここでは検出されないのでリセット信号Ｒ２は
「Ｌ」レベルのままである。

【００８１】次に、図１３に示す時刻ｔ１５において、
クロック信号ＣＫ２の立ち上がりエッジによってカウン
ト値が「１１１」となり、時刻ｔ１６において、時刻ｔ
１６〜ｔ１９間で「Ｈ」レベルとなる位相のずれたフレ
ームパルス信号ＦＰが入力されたとする。

【００８２】時刻ｔ１７において、クロック信号ＣＫ２
が立ち上がるとカウント値が「１１２」となり、時刻ｔ
１８において、立ち下がると、「１１２」のカウントデ
ータＣＤ１の供給されたフレームパルス位置検出部２２
がフレームパルス信号ＦＰの検出動作を行う。ここでは
フレームパルス信号ＦＰの「Ｈ」レベルが検出されっる
ので、リセット信号Ｒ２が「Ｈ」レベルとなり、これに
よって安定ビット保持部１２がリセットされる。このリ
セットによって安定ビットデータＳＤ１が「Ｌ」レベル
となるので、ロード制御部２１は「Ｈ」レベルの検出デ
ータＥＤ１を選択し、この選択によってロード信号ＬＯ
２が「Ｈ」レベルとなりカウンタ１４に供給される。

【００８３】時刻ｔ２０において、クロック信号ＣＫ２
が立ち上がると、カウンタ１４には「Ｈ」レベルのロー
ド信号ＬＯ２が供給されているので、カウント値が初期
値の「０」となる。

【００８４】以上説明した第２実施例の非同期クロック
間フレーム同期回路によれば、フレームパルス信号ＦＰ
の「Ｈ」レベルがずれてもそれをすぐに検出し、この検
出直後にカウント値を初期値「０」とすることにより同
期を取ることができる。

【００８５】次に、本発明の第３実施例を図１４を参照
して説明する。但し、図１４において図５に示した第１
実施例の各部に対応する部分には同一符号を付し、その
説明を省略する。

【００８６】図１４に示す第３実施例において、図５に
示す第１実施例と異なる要素は、エッジ検出部３１、安
定ビット保持部３２、及びフレームパルス位置検出部３
３である。

【００８７】エッジ検出部３１は、フレームパルス信号
ＦＰのパルス状の「Ｈ」レベルを検出するものであり、
フレームパルス信号ＦＰの「Ｈ」レベルをクロック信号
ＣＫ２の立ち上がりエッジによって検出し、この検出時
にクロック信号ＣＫ２の１周期に対応する長さが「Ｈ」
レベルとなるパルス状の検出データＥＤ１を出力する。

【００８８】また、クロック信号ＣＫ２の立ち上がりエ
ッジの前後の立ち下がりエッジでフレームパルス信号Ｆ
Ｐのレベルを検出し、この検出したレベルのデータを出
力する。即ち、立ち下がりエッジ、立ち上がりエッジ、
立ち下がりエッジの３つのエッジでフレームパルス信号
ＦＰのレベルを検出することになる。

【００８９】安定ビット保持部３２は、第１〜第３保持
部３５，３６，３７及び３入力オア回路３８を有して成
り、フレームパルス位置検出部３３は、第１〜第３検出
部３９，４０，４１を具備して成る。

【００９０】安定ビット保持部３２の第１保持部３５
は、第１検出部３９から出力される「Ｌ」レベルのリセ
ット信号Ｒ３が供給されている場合に、エッジ検出部３
１において３つのエッジで検出されたレベルが、その検
出順に「Ｌ，Ｈ，Ｈ」である場合に保持データＳＤ３を
「Ｈ」レベルとして出力する。また保持データＳＤ３が
「Ｈ」レベルとなった場合に、第２及び第３保持部３
６，３７はロック状態となり、「Ｌ」レベルの保持デー
タＳＤ４，ＳＤ５を出力する。更に、リセット信号Ｒ３
が「Ｈ」レベルとなると第１保持部３５はリセットされ
て保持データＳＤ３が「Ｌ」レベルとなると供に、第２
及び第３保持部３６，３７のロック状態が解除される。

【００９１】第２保持部３６は、第２検出部４０から出
力される「Ｌ」レベルのリセット信号Ｒ４が供給されて
いる場合に、エッジ検出部３１で検出されたレベルが
「Ｈ，Ｈ，Ｌ」である場合に保持データＳＤ４を「Ｈ」
レベルとして出力する。また保持データＳＤ４が「Ｈ」
レベルとなった場合に、第１及び第３保持部３５，３７
はロック状態となり、「Ｌ」レベルの保持データＳＤ
３，ＳＤ５を出力する。更に、リセット信号Ｒ４が
「Ｈ」レベルとなると第２保持部３６はリセットされて
保持データＳＤ４が「Ｌ」レベルとなると供に、第１及
び第３保持部３５，３７のロック状態が解除される。

【００９２】第３保持部３７は、第３検出部４１から出
力される「Ｌ」レベルのリセット信号Ｒ５が供給されて
いる場合に、エッジ検出部３１で検出されたレベルが
「Ｈ，Ｈ，Ｈ」である場合に保持データＳＤ５を「Ｈ」
レベルとして出力する。また保持データＳＤ５が「Ｈ」
レベルとなった場合に、第１及び第２保持部３５，３６
はロック状態となり、「Ｌ」レベルの保持データＳＤ
３，ＳＤ４を出力する。更に、リセット信号Ｒ５が
「Ｈ」レベルとなると第３保持部３７はリセットされて
保持データＳＤ５が「Ｌ」レベルとなると供に、第１及
び第２保持部３５，３６のロック状態が解除される。

【００９３】オア回路３８は、保持データＳＤ３，ＳＤ
４，ＳＤ５の論理和を取り、この結果を安定ビットデー
タＳＤ１としてロード制御部１３へ出力する。フレーム
パルス位置検出部３３の第１検出部３９は、フレームパ
ルス信号ＦＰの「Ｈ」レベルのずれを検出するものであ
り、カウント値「１９２」のカウントデータＣＤ１の供
給時に、カウント値を「１９２」とした立ち上がりエッ
ジの次の立ち下がりエッジでフレームパルス信号ＦＰの
「Ｈ」レベルが検出できないと、フレームパルス信号Ｆ
Ｐがずれたこと、即ち同期外れが生じたことを検出し、
「Ｈ」レベルのパルス状のリセット信号Ｒ３を出力す
る。

【００９４】第２検出部４０は、カウント値「１９１」
のカウントデータＣＤ１の供給時に、カウント値を「１
９１」とした立ち上がりエッジの次の立ち下がりエッジ
でフレームパルス信号ＦＰの「Ｈ」レベルが検出できな
いと、「Ｈ」レベルのパルス状のリセット信号Ｒ４を出
力する。

【００９５】第３検出部４１は、カウント値「１９１」
のカウントデータＣＤ１の供給時に、カウント値を「１
９２」とする立ち上がりエッジでフレームパルス信号Ｆ
Ｐの「Ｈ」レベルが検出できないと、「Ｈ」レベルのパ
ルス状のリセット信号Ｒ５を出力する。

【００９６】このような構成の非同期クロック間フレー
ム同期回路の動作を図１５〜図２５のタイミングチャー
トを参照して説明する。図１５に示す時刻ｔ０におい
て、受信部３０が初期状態にあり、フレームパルス信号
ＦＰが「Ｌ」レベルであるとする。

【００９７】フレームパルス信号ＦＰが「Ｌ」レベルな
のでエッジ検出部１１から出力される検出データＥＤ１
が「Ｌ」レベルとなっている。カウンタ１４は不定状態
でカウントデータＣＤ１はその不定状態を示す×であ
る。フレームパルス位置検出部３３の各検出部３９〜４
１から出力されるリセット信号Ｒ３〜Ｒ５は「Ｌ」レベ
ルとなっている。リセット信号Ｒ３〜Ｒ５が「Ｌ」レベ
ルなので安定ビット保持部３２の各保持部３５〜３７の
保持データＳＤ３〜ＳＤ５が「Ｌ」レベルを保持してお
り、これによって安定ビットデータＳＤ１が「Ｌ」レベ
ルとなっている。

【００９８】安定ビットデータＳＤ１の「Ｌ」レベルが
供給されているロード制御部１３は、「Ｌ」レベルの検
出データＥＤ１に対応した「Ｌ」レベルのロード信号Ｌ
Ｏ３を出力している。

【００９９】時刻ｔ２において、時刻ｔ２〜ｔ５間で
「Ｈ」レベルとなるフレームパルス信号ＦＰが入力さ
れ、その「Ｈ」レベルを時刻ｔ３において、エッジ検出
部３１がクロック信号ＣＫ２の立ち上がりエッジで検出
するが、その立ち上がりエッジの前の時刻ｔ１の立ち下
がりエッジでもフレームパルス信号ＦＰを検出してい
る。

【０１００】時刻ｔ３の検出により時刻ｔ３〜ｔ６間で
「Ｈ」レベルとなる検出データＥＤ２が出力される。こ
の時、「Ｌ」レベルの安定ビットデータＳＤ１が供給さ
れているロード制御部１３は「Ｈ」レベルの検出データ
ＥＤ２をそのままロード信号ＬＯ３として出力する。

【０１０１】時刻ｔ４において、エッジ検出部３１が時
刻ｔ３の立ち下がりエッジの後の立ち下がりエッジでフ
レームパルス信号ＦＰを検出する。よって、時刻ｔ１の
立ち下がりエッジ、時刻ｔ３の立ち上がりエッジ、時刻
ｔ４の立ち下がりエッジでのフレームパルス信号ＦＰの
検出結果は、「Ｌ，Ｈ，Ｈ」となる。

【０１０２】この「Ｌ，Ｈ，Ｈ」は、時刻ｔ３の立ち上
がりエッジ、時刻ｔ４の立ち下がりエッジ、時刻ｔ５の
立ち上がりエッジで順次第１〜第３保持部３５〜３７に
取り込まれる。

【０１０３】時刻ｔ６の立ち上がりエッジで取り込まれ
た時点で、第１保持部３５が「Ｈ」レベルの保持データ
ＳＤ３を保持して出力し、これによって他の保持部３
６，３７はロック状態となり、保持データＳＤ４，ＳＤ
５は「Ｌ」レベルとなる。この結果、安定ビットデータ
ＳＤ１が「Ｈ」レベルとなる。この「Ｈ」レベルの安定
ビットデータＳＤ１が供給されたロード制御部１３は検
出データＥＤ２を取り込まない状態となる。

【０１０４】また時刻ｔ６においては、立ち上がりエッ
ジで「Ｈ」レベルのロード信号ＬＯ１が供給されたカウ
ンタ１４のカウント値が「０」となる。その後、クロッ
ク信号ＣＫ２の立ち上がりエッジ毎にカウンタ１４のカ
ウント値が「１，２…」とアップする。

【０１０５】次に、図１６に示す時刻ｔ８において、時
刻ｔ８〜ｔ１１で「Ｈ」レベルとなるフレームパルス信
号ＦＰが入力される。この時、前記したようにエッジ検
出部３１が時刻ｔ７の立ち下がりエッジ、時刻ｔ９の立
ち上がりエッジ、時刻ｔ１０の立ち下がりエッジでフレ
ームパルス信号ＦＰを検出する。時刻ｔ９の立ち上がり
エッジによるフレームパルス信号ＦＰの検出によって時
刻ｔ９〜ｔ１２で「Ｈ」レベルとなる検出データＥＤ２
が出力される。また時刻ｔ９の立ち上がりエッジでカウ
ント値が「１９２」になる。

【０１０６】この「１９２」はフレームパルス位置検出
部３３に供給される。「１９２」が供給されると第１検
出部３９は「１９２」が供給された後の時刻ｔ１０の立
ち下がりエッジでフレームパルス信号ＦＰを検出する。
この検出においては「Ｈ」レベルが検出される。即ちフ
レームパルス信号ＦＰの位置はずれていないことにな
る。従って、第１検出部３９から出力されるリセット信
号Ｒ３は「Ｌ」レベルのままとなる。

【０１０７】次に、図１７に示す時刻ｔ１３において、
位相のずれた時刻ｔ１３〜ｔ１５で「Ｈ」レベルとなる
フレームパルス信号ＦＰが入力されたとする。時刻ｔ１
４において、クロック信号ＣＫ２が立ち上がると、エッ
ジ検出部３１においてフレームパルス信号ＦＰの「Ｈ」
レベルが検出され、検出データＥＤ２が「Ｈ」レベルと
なり、ロード制御部１３へ出力されるが、ロード制御部
１３には「Ｈ」レベルの安定ビットデータＳＤ１が供給
されているので、その検出データＥＤ２は取り込まれな
い。

【０１０８】また時刻ｔ１４において、カウンタ１４の
カウント値が「１９１」となったとする。時刻ｔ１６に
おいて、クロック信号ＣＫ２が立ち上がると、カウント
値が「１９２」となる。

【０１０９】この「１９２」がフレームパルス位置検出
部３３に供給されると第１検出部３９は「１９２」が供
給された後の時刻ｔ１７の立ち下がりエッジでフレーム
パルス信号ＦＰを検出する。この場合、フレームパルス
信号ＦＰの「Ｈ」レベルが検出されないので、第１検出
部３９はフレームパルス信号ＦＰの位相ずれを検出する
ことになり、これによって時刻ｔ１７〜ｔ１８で「Ｈ」
レベルとなるリセット信号Ｒ３が第１保持部３５へ出力
され、保持部３５にリセットがかかる。このリセットに
よって保持データＳＤ３が「Ｌ」レベルとなり、また他
の保持部３６，３７のロックが解除される。

【０１１０】保持データＳＤ３が「Ｌ」レベルとなる
と、安定ビットデータＳＤ１が「Ｌ」レベルとなり、ロ
ード制御部１３が検出データＥＤ２を取り込む状態とな
る。カウンタ１４には「Ｈ」レベルのロード信号ＬＯ３
が供給されないので、時刻ｔ１８の立ち上がりエッジに
よってカウント値が「０」となり、以降立ち上がりエッ
ジが供給される毎にカウント値がアップする。

【０１１１】次に、図１８に示す時刻ｔ２０において、
前記した位相ずれの検出された時刻ｔ２０〜ｔ２３で
「Ｈ」レベルとなるフレームパルス信号ＦＰが入力さ
れ、その「Ｈ」レベルを時刻ｔ２１において、エッジ検
出部３１が立ち上がりエッジで検出すると、時刻ｔ２１
〜ｔ２４間で「Ｈ」レベルとなる検出データＥＤ２が出
力される。

【０１１２】この時、「Ｌ」レベルの安定ビットデータ
ＳＤ１が供給されているロード制御部１３は「Ｈ」レベ
ルの検出データＥＤ２をそのままロード信号ＬＯ３とし
て出力する。この「Ｈ」レベルのロード信号ＬＯ３が供
給されたカウンタ１４に時刻ｔ２４において立ち上がり
エッジが供給されるとカウント値が「０」となる。

【０１１３】一方、時刻ｔ１９においては、時刻ｔ２１
でフレームパルス信号ＦＰの「Ｈ」レベルを検出した立
ち上がりエッジの前の立ち下がりエッジでエッジ検出部
３１がフレームパルス信号ＦＰを検出し、時刻ｔ２２に
おいては、時刻ｔ２１の立ち上がりエッジの後の立ち下
がりエッジでエッジ検出部３１がフレームパルス信号Ｆ
Ｐを検出している。

【０１１４】その時刻ｔ１９，ｔ２０，ｔ２１での検出
結果は「Ｌ，Ｈ，Ｈ」であり、この「Ｌ，Ｈ，Ｈ」は、
時刻ｔ２１の立ち上がりエッジ、時刻ｔ２２の立ち下が
りエッジ、時刻ｔ２４の立ち上がりエッジで順次第１〜
第３保持部３５〜３７に取り込まれる。

【０１１５】時刻ｔ２４の立ち上がりエッジで取り込ま
れた時点で、第１保持部３５が「Ｈ」レベルの保持デー
タＳＤ３を保持して出力し、これによって他の保持部３
６，３７はロック状態となり、保持データＳＤ４，ＳＤ
５は「Ｌ」レベルとなる。この結果、安定ビットデータ
ＳＤ１が「Ｈ」レベルとなる。この「Ｈ」レベルの安定
ビットデータＳＤ１が供給されたロード制御部１３は検
出データＥＤ２を取り込まない状態となる。

【０１１６】その後、クロック信号ＣＫ２の立ち上がり
エッジ毎にカウンタ１４のカウント値が「１，２…」と
アップする。以上の説明から分かるように、フレームパ
ルス信号ＦＰの「Ｈ」レベルの位相がずれても、そのず
れをカウント値を「１９２」としたクロック信号ＣＫ２
の立ち上がりエッジの次の立ち下がりエッジで検出し、
この検出後に入力されるフレームパルス信号ＦＰの
「Ｈ」レベルに同期させてカウント値を初期値の「０」
とすることができる。

【０１１７】次に、図１９に示す時刻ｔ０において、受
信部３０が初期状態にあり、フレームパルス信号ＦＰが
「Ｌ」レベルであるとする。フレームパルス信号ＦＰが
「Ｌ」レベルなのでエッジ検出部１１から出力される検
出データＥＤ１が「Ｌ」レベルとなっている。

【０１１８】カウンタ１４は不定状態でカウントデータ
ＣＤ１はその不定状態を示す×である。フレームパルス
位置検出部３３の各検出部３９〜４１から出力されるリ
セット信号Ｒ３〜Ｒ５は「Ｌ」レベルとなっている。リ
セット信号Ｒ３〜Ｒ５が「Ｌ」レベルなので安定ビット
保持部３２の各保持部３５〜３７の保持データＳＤ３〜
ＳＤ５が「Ｌ」レベルを保持しており、これによって安
定ビットデータＳＤ１が「Ｌ」レベルとなっている。

【０１１９】安定ビットデータＳＤ１の「Ｌ」レベルが
供給されているロード制御部１３は、「Ｌ」レベルの検
出データＥＤ１に対応した「Ｌ」レベルのロード信号Ｌ
Ｏ３を出力している。

【０１２０】時刻ｔ１において、時刻ｔ１〜ｔ４間で
「Ｈ」レベルとなるフレームパルス信号ＦＰが入力さ
れ、その「Ｈ」レベルを時刻ｔ３において、エッジ検出
部３１がクロック信号ＣＫ２の立ち上がりエッジで検出
すると、時刻ｔ３〜ｔ６間で「Ｈ」レベルとなる検出デ
ータＥＤ２が出力される。

【０１２１】この時、「Ｌ」レベルの安定ビットデータ
ＳＤ１が供給されているロード制御部１３は「Ｈ」レベ
ルの検出データＥＤ２をそのままロード信号ＬＯ３とし
て出力する。

【０１２２】時刻ｔ６において、「Ｈ」レベルのロード
信号ＬＯ３が供給されたカウンタ１４に立ち上がりエッ
ジが供給されるとカウント値が「０」となる。一方、時
刻ｔ２においては、時刻ｔ３でフレームパルス信号ＦＰ
の「Ｈ」レベルを検出した立ち上がりエッジの前の立ち
下がりエッジでエッジ検出部３１がフレームパルス信号
ＦＰを検出し、時刻ｔ５においては、時刻ｔ３の立ち上
がりエッジの後の立ち下がりエッジでエッジ検出部３１
がフレームパルス信号ＦＰを検出している。

【０１２３】その時刻ｔ２，ｔ３，ｔ５での検出結果は
「Ｈ，Ｈ，Ｌ」であり、この「Ｈ，Ｈ，Ｌ」は、時刻ｔ
３の立ち上がりエッジ、時刻ｔ５の立ち下がりエッジ、
時刻ｔ６の立ち上がりエッジで順次第１〜第３保持部３
５〜３７に取り込まれる。

【０１２４】時刻ｔ６の立ち上がりエッジで取り込まれ
た時点で、第２保持部３６が「Ｈ」レベルの保持データ
ＳＤ４を保持して出力し、これによって他の保持部３
５，３７はロック状態となり、保持データＳＤ３，ＳＤ
５は「Ｌ」レベルとなる。この結果、安定ビットデータ
ＳＤ１が「Ｈ」レベルとなる。この「Ｈ」レベルの安定
ビットデータＳＤ１が供給されたロード制御部１３は検
出データＥＤ２を取り込まない状態となる。

【０１２５】その後、クロック信号ＣＫ２の立ち上がり
エッジ毎にカウンタ１４のカウント値が「１，２…」と
アップする。次に、図２０に示す時刻ｔ６′の立ち上が
りエッジによってカウント値が「１９１」となり、時刻
ｔ７において、時刻ｔ７〜ｔ１０で「Ｈ」レベルとなる
フレームパルス信号ＦＰが入力されたとする。この時、
前記したようにエッジ検出部３１が時刻ｔ８の立ち下が
りエッジ、時刻ｔ９の立ち上がりエッジ、時刻ｔ１１の
立ち下がりエッジでフレームパルス信号ＦＰを検出す
る。

【０１２６】また時刻ｔ９の立ち上がりエッジによるフ
レームパルス信号ＦＰの検出によって時刻ｔ９〜ｔ１２
で「Ｈ」レベルとなる検出データＥＤ２が出力される。
一方、カウント値の「１９１」が供給されると第２検出
部４０は「１９１」が供給された後の時刻ｔ８の立ち下
がりエッジでフレームパルス信号ＦＰを検出する。この
検出においては「Ｈ」レベルが検出される。即ちフレー
ムパルス信号ＦＰの位相はずれていないことになる。従
って、第２検出部４０から出力されるリセット信号Ｒ３
は「Ｌ」レベルのままとなる。

【０１２７】ロード制御部１３には「Ｈ」レベルの安定
ビットデータＳＤ１が供給されているので「Ｈ」レベル
の検出データＥＤ２は取り込まれず、ロード信号ＬＯ３
は「Ｌ」レベルのままとなる。従って、カウンタ１４の
カウント値は時刻ｔ９の立ち上がりエッジで「１９１」
となり、時刻ｔ１２の立ち上がりエッジで「０」とな
り、以降立ち上がりエッジが供給される毎にアップカウ
ントする。

【０１２８】次に、図２１に示す時刻ｔ１２′の立ち上
がりエッジによってカウント値が「１９１」となり、時
刻ｔ１４′において、位相のずれた時刻ｔ１４′〜ｔ１
７で「Ｈ」レベルとなるフレームパルス信号ＦＰが入力
されたとする。

【０１２９】カウント値の「１９１」がフレームパルス
位置検出部３３に供給されると第２検出部４０は「１９
１」が供給された後の時刻ｔ１３の立ち下がりエッジで
フレームパルス信号ＦＰを検出する。この場合、フレー
ムパルス信号ＦＰの「Ｈ」レベルが検出されないので、
第２検出部４０はフレームパルス信号ＦＰの位相ずれを
検出することになり、これによって時刻ｔ１３〜ｔ１４
で「Ｈ」レベルとなるリセット信号Ｒ４が第２保持部３
６へ出力され、保持部３６にリセットがかかる。このリ
セットによって保持データＳＤ４が「Ｌ」レベルとな
り、また他の保持部３６，３７のロックが解除される。

【０１３０】保持データＳＤ４が「Ｌ」レベルとなる
と、安定ビットデータＳＤ１が「Ｌ」レベルとなり、ロ
ード制御部１３が検出データＥＤ２を取り込む状態とな
る。時刻ｔ１４の立ち上がりエッジによってカウント値
が「１９２」となり、その後、時刻ｔ１４′で前記した
位相のずれたフレームパルス信号ＦＰの「Ｈ」レベルが
入力されると、時刻ｔ１６の立ち上がりエッジでその
「Ｈ」レベルがエッジ検出部３１で検出されると、時刻
ｔ１６〜ｔ１９間で「Ｈ」レベルとなる検出データＥＤ
２が出力される。また時刻ｔ１６の立ち上がりエッジに
よってカウント値が「０」となっている。

【０１３１】「Ｌ」レベルの安定ビットデータＳＤ１が
供給されているロード制御部１３は時刻ｔ１６で得られ
た「Ｈ」レベルの検出データＥＤ２をそのままロード信
号ＬＯ３として出力する。この「Ｈ」レベルのロード信
号ＬＯ３が供給されたカウンタ１４に時刻ｔ１９におい
て立ち上がりエッジが供給されるとカウント値が初期値
の「０」となる。

【０１３２】一方、時刻ｔ１５においては、時刻ｔ１６
でフレームパルス信号ＦＰの「Ｈ」レベルを検出した立
ち上がりエッジの前の立ち下がりエッジでエッジ検出部
３１がフレームパルス信号ＦＰを検出し、時刻ｔ１８に
おいては、時刻ｔ１６の立ち上がりエッジの後の立ち下
がりエッジでエッジ検出部３１がフレームパルス信号Ｆ
Ｐを検出している。

【０１３３】その時刻ｔ１５，ｔ１６，ｔ１８での検出
結果は「Ｈ，Ｈ，Ｌ」であり、この「Ｈ，Ｈ，Ｌ」は、
時刻ｔ１６の立ち上がりエッジ、時刻ｔ１８の立ち下が
りエッジ、時刻ｔ１９の立ち上がりエッジで順次第１〜
第３保持部３５〜３７に取り込まれる。

【０１３４】時刻ｔ１９の立ち上がりエッジで取り込ま
れた時点で、第２保持部３６が「Ｈ」レベルの保持デー
タＳＤ４を保持して出力し、これによって他の保持部３
５，３７はロック状態となり、保持データＳＤ３，ＳＤ
５は「Ｌ」レベルとなる。この結果、安定ビットデータ
ＳＤ１が「Ｈ」レベルとなる。この「Ｈ」レベルの安定
ビットデータＳＤ１が供給されたロード制御部１３は検
出データＥＤ２を取り込まない状態となる。

【０１３５】その後、クロック信号ＣＫ２の立ち上がり
エッジ毎にカウンタ１４のカウント値が「１，２…」と
アップする。以上の説明から分かるように、フレームパ
ルス信号ＦＰの「Ｈ」レベルの位相がずれても、そのず
れをカウント値を「１９１」としたクロック信号ＣＫ２
の立ち上がりエッジの次の立ち下がりエッジで検出し、
この検出後に入力されるフレームパルス信号ＦＰの
「Ｈ」レベルに同期させてカウント値を初期値の「０」
とすることができる。

【０１３６】次に、図２２に示す時刻ｔ０において、受
信部３０が初期状態にあり、フレームパルス信号ＦＰが
「Ｌ」レベルであるとする。フレームパルス信号ＦＰが
「Ｌ」レベルなのでエッジ検出部１１から出力される検
出データＥＤ１が「Ｌ」レベルとなっている。

【０１３７】カウンタ１４は不定状態でカウントデータ
ＣＤ１はその不定状態を示す×である。フレームパルス
位置検出部３３の各検出部３９〜４１から出力されるリ
セット信号Ｒ３〜Ｒ５は「Ｌ」レベルとなっている。リ
セット信号Ｒ３〜Ｒ５が「Ｌ」レベルなので安定ビット
保持部３２の各保持部３５〜３７の保持データＳＤ３〜
ＳＤ５が「Ｌ」レベルを保持しており、これによって安
定ビットデータＳＤ１が「Ｌ」レベルとなっている。

【０１３８】安定ビットデータＳＤ１の「Ｌ」レベルが
供給されているロード制御部１３は、「Ｌ」レベルの検
出データＥＤ１に対応した「Ｌ」レベルのロード信号Ｌ
Ｏ３を出力している。

【０１３９】時刻ｔ１において、時刻ｔ１〜ｔ５間で
「Ｈ」レベルとなるフレームパルス信号ＦＰが入力され
たとする。その「Ｈ」レベルを時刻ｔ３において、エッ
ジ検出部３１がクロック信号ＣＫ２の立ち上がりエッジ
で検出すると、時刻ｔ３〜ｔ６間で「Ｈ」レベルとなる
検出データＥＤ２が出力される。

【０１４０】この時、「Ｌ」レベルの安定ビットデータ
ＳＤ１が供給されているロード制御部１３は「Ｈ」レベ
ルの検出データＥＤ２をそのままロード信号ＬＯ３とし
て出力する。

【０１４１】そして、時刻ｔ６において、立ち上がりエ
ッジで「Ｈ」レベルのロード信号ＬＯ３が供給されたカ
ウンタ１４のカウント値が「０」となる。一方、時刻ｔ
２においては、時刻ｔ３でフレームパルス信号ＦＰの
「Ｈ」レベルを検出した立ち上がりエッジの前の立ち下
がりエッジでエッジ検出部３１がフレームパルス信号Ｆ
Ｐを検出し、時刻ｔ４においては、時刻ｔ３の立ち上が
りエッジの後の立ち下がりエッジでエッジ検出部３１が
フレームパルス信号ＦＰを検出している。

【０１４２】その時刻ｔ２，ｔ３，ｔ４での検出結果は
「Ｈ，Ｈ，Ｈ」であり、この「Ｈ，Ｈ，Ｈ」は、時刻ｔ
３の立ち上がりエッジ、時刻ｔ４の立ち下がりエッジ、
時刻ｔ６の立ち上がりエッジで順次第１〜第３保持部３
５〜３７に取り込まれる。

【０１４３】時刻ｔ６の立ち上がりエッジで取り込まれ
た時点で、第３保持部３７が「Ｈ」レベルの保持データ
ＳＤ５を保持して出力し、これによって他の保持部３
５，３６はロック状態となり、保持データＳＤ３，ＳＤ
４は「Ｌ」レベルとなる。この結果、安定ビットデータ
ＳＤ１が「Ｈ」レベルとなる。この「Ｈ」レベルの安定
ビットデータＳＤ１が供給されたロード制御部１３は検
出データＥＤ２を取り込まない状態となる。

【０１４４】その後、クロック信号ＣＫ２の立ち上がり
エッジ毎にカウンタ１４のカウント値が「１，２…」と
アップする。次に、図２３に示す時刻ｔ６′の立ち上が
りエッジによってカウント値が「１９１」となり、時刻
ｔ７において、時刻ｔ７〜ｔ１１で「Ｈ」レベルとなる
フレームパルス信号ＦＰが入力されたとする。

【０１４５】この時、前記したようにエッジ検出部３１
が時刻ｔ８の立ち下がりエッジ、時刻ｔ９の立ち上がり
エッジ、時刻ｔ１０の立ち下がりエッジでフレームパル
ス信号ＦＰを検出する。時刻ｔ９の立ち上がりエッジに
よるフレームパルス信号ＦＰの検出によって時刻ｔ９〜
ｔ１２で「Ｈ」レベルとなる検出データＥＤ２が出力さ
れる。

【０１４６】カウント値の「１９１」が供給されると第
３検出部４１は、カウント値を「１９２とする時刻ｔ９
の立ち上がりエッジでフレームパルス信号ＦＰを検出す
る。この検出においては「Ｈ」レベルが検出される。即
ちフレームパルス信号ＦＰの位置はずれていないことに
なる。従って、第３検出部４１から出力されるリセット
信号Ｒ５は「Ｌ」レベルのままとなる。

【０１４７】次に、図２４に示す時刻ｔ１３において、
位相のずれた時刻ｔ１３〜ｔ１７で「Ｈ」レベルとなる
フレームパルス信号ＦＰが入力されたとする。時刻ｔ１
５において、クロック信号ＣＫ２が立ち上がると、エッ
ジ検出部３１においてフレームパルス信号ＦＰの「Ｈ」
レベルが検出され、検出データＥＤ２が「Ｈ」レベルと
なり、ロード制御部１３へ出力されるが、ロード制御部
１３には「Ｈ」レベルの安定ビットデータＳＤ１が供給
されているので、その検出データＥＤ２は取り込まれな
い。

【０１４８】また時刻ｔ１５において、カウンタ１４の
カウント値が「１９１」となったとする。この「１９
１」がフレームパルス位置検出部３３に供給されると第
３検出部４１はカウント値を「１９２とする時刻ｔ１８
の立ち上がりエッジでフレームパルス信号ＦＰを検出す
る。この場合、フレームパルス信号ＦＰの「Ｈ」レベル
が検出されないので、第３検出部４１はフレームパルス
信号ＦＰの位相ずれを検出することになり、これによっ
て時刻ｔ１８〜ｔ１９で「Ｈ」レベルとなるリセット信
号Ｒ５が第３保持部３７へ出力され、保持部３７にリセ
ットがかかる。このリセットによって保持データＳＤ５
が「Ｌ」レベルとなり、また他の保持部３５，３６のロ
ックが解除される。

【０１４９】保持データＳＤ５が「Ｌ」レベルとなる
と、安定ビットデータＳＤ１が「Ｌ」レベルとなり、ロ
ード制御部１３が検出データＥＤ２を取り込む状態とな
る。この時点ではカウンタ１４には「Ｈ」レベルのロー
ド信号ＬＯ３が供給されないので、時刻ｔ２０の立ち上
がりエッジによってカウント値が「０」となり、以降立
ち上がりエッジが供給される毎にカウント値がアップす
る。

【０１５０】次に、図２５に示す時刻ｔ２１において、
前記した位相ずれの検出された時刻ｔ２１〜ｔ２５で
「Ｈ」レベルとなるフレームパルス信号ＦＰが入力さ
れ、その「Ｈ」レベルを時刻ｔ２３において、エッジ検
出部３１が立ち上がりエッジで検出すると、時刻ｔ２３
〜ｔ２６間で「Ｈ」レベルとなる検出データＥＤ２が出
力される。

【０１５１】この時、「Ｌ」レベルの安定ビットデータ
ＳＤ１が供給されているロード制御部１３は「Ｈ」レベ
ルの検出データＥＤ２をそのままロード信号ＬＯ３とし
て出力する。この「Ｈ」レベルのロード信号ＬＯ３が供
給されたカウンタ１４に時刻ｔ２６において立ち上がり
エッジが供給されるとカウント値が「０」となる。

【０１５２】一方、時刻ｔ２２においては、時刻ｔ２３
でフレームパルス信号ＦＰの「Ｈ」レベルを検出した立
ち上がりエッジの前の立ち下がりエッジでエッジ検出部
３１がフレームパルス信号ＦＰを検出し、時刻ｔ２４に
おいては、時刻ｔ２３の立ち上がりエッジの後の立ち下
がりエッジでエッジ検出部３１がフレームパルス信号Ｆ
Ｐを検出している。

【０１５３】その時刻ｔ２２，ｔ２３，ｔ２４での検出
結果は「Ｌ，Ｈ，Ｈ」であり、この「Ｌ，Ｈ，Ｈ」は、
時刻ｔ２２の立ち上がりエッジ、時刻ｔ２３の立ち下が
りエッジ、時刻ｔ２４の立ち上がりエッジで順次第１〜
第３保持部３５〜３７に取り込まれる。

【０１５４】時刻ｔ２３の立ち上がりエッジで取り込ま
れた時点で、第３保持部３７が「Ｈ」レベルの保持デー
タＳＤ５を保持して出力し、これによって他の保持部３
５，３６はロック状態となり、保持データＳＤ４，ＳＤ
５は「Ｌ」レベルとなる。この結果、安定ビットデータ
ＳＤ１が「Ｈ」レベルとなる。この「Ｈ」レベルの安定
ビットデータＳＤ１が供給されたロード制御部１３は検
出データＥＤ２を取り込まない状態となる。

【０１５５】その後、クロック信号ＣＫ２の立ち上がり
エッジ毎にカウンタ１４のカウント値が「１，２…」と
アップする。以上の説明から分かるように、フレームパ
ルス信号ＦＰの「Ｈ」レベルの位相がずれても、そのず
れをカウント値を「１９２」とするクロック信号ＣＫ２
の立ち上がりエッジで検出し、この検出後に入力される
フレームパルス信号ＦＰの「Ｈ」レベルに同期させてカ
ウント値を初期値の「０」とすることができる。

【０１５６】以上説明した第３実施例の非同期クロック
間フレーム同期回路によれば、フレームパルス信号ＦＰ
の「Ｈ」レベルの位相の僅かなずれを検出し、この検出
直後にカウント値を初期値「０」とすることにより同期
を取ることができる。

【０１５７】次に、本発明の第４実施例を図２６を参照
して説明する。但し、図２６において図５に示した第１
実施例の各部に対応する部分には同一符号を付し、その
説明を省略する。

【０１５８】図２６に示す第４実施例において、図５に
示す第１実施例と異なる要素は、安定ビット保持部５
１、ロード制御部５２、及びフレームパルス位置検出部
５３である。

【０１５９】安定ビット保持部５１は、初期リセット信
号Ｒ７によってリセットされ、このリセット後に検出デ
ータＥＤ１の「Ｈ」レベルが供給されると、「Ｈ」レベ
ルの安定ビットデータＳＤ１を保持して出力する。

【０１６０】フレームパルス位置検出部５３は、カウン
ト値の「１９０」を示すカウントデータＣＤ１の供給時
に、カウント値を「１９１」とするクロック信号ＣＫ２
の立ち上がりエッジで「Ｈ」レベルとなり、カウント値
の「１９２」を示すカウントデータＣＤ１の供給時に、
カウント値を「０」とするクロック信号ＣＫ２の立ち上
がりエッジで「Ｌ」レベルとなるマスク信号ＭＤ１を出
力する。

【０１６１】ロード制御部５２は、安定ビットデータＳ
Ｄ１及びマスク信号ＭＤ１が供給されるアンド回路５４
と、このアンド回路５４の出力データが供給される入力
端が反転端となり、他入力端に検出データＥＤ１が供給
されるアンド回路５５とを有して構成されている。アン
ド回路５４に「Ｈ」レベルの安定ビットデータＳＤ１と
「Ｈ」レベルのマスク信号ＭＤ１とが供給されている場
合に、「Ｈ」レベルの検出データＥＤ１をマスクし、安
定ビットデータＳＤ１又はマスク信号ＭＤ１の何れかが
「Ｌ」レベルの場合に、「Ｈ」レベルの検出データＥＤ
１をそのままロード信号ＬＯ４とするようになってい
る。

【０１６２】このような構成の非同期クロック間フレー
ム同期回路の動作を図２７〜図２９のタイミングチャー
トを参照して説明する。図６に示す時刻ｔ０において、
受信部５０が初期状態にあり、フレームパルス信号ＦＰ
が「Ｌ」レベルであるとする。

【０１６３】またフレームパルス信号ＦＰが「Ｌ」レベ
ルなのでエッジ検出部１１から出力される検出データＥ
Ｄ１が「Ｌ」レベルとなっている。安定ビット保持部５
１は不定状態で安定ビットデータＳＤ１はその不定状態
を示す×である。カウンタ１４は不定状態でカウントデ
ータＣＤ１はその不定状態を示す×である。フレームパ
ルス位置検出部５３から出力されるマスク信号ＭＤ１は
「Ｌ」レベル、検出データＥＤ１の「Ｌ」レベルによっ
てロード制御部１３から出力されるロード信号ＬＯ４が
「Ｌ」レベルとなっている。

【０１６４】時刻ｔ１において、時刻ｔ１〜ｔ２間で
「Ｈ」レベルとなる初期リセット信号Ｒ７が入力された
とすると、安定ビットデータＳＤ１にリセットがかか
り、安定ビットデータＳＤ１が「Ｌ」レベルとなる。

【０１６５】また時刻ｔ３において、時刻ｔ３〜ｔ５間
で「Ｈ」レベルとなるフレームパルス信号ＦＰが入力さ
れたとする。時刻ｔ４において、エッジ検出部１１がク
ロック信号ＣＫ２の立ち上がりエッジでフレームパルス
信号ＦＰの「Ｈ」レベルをトリガすると、時刻ｔ４〜ｔ
６間で「Ｈ」レベルとなる検出データＥＤ１が出力され
る。

【０１６６】この時、ロード制御部１３のアンド回路５
４には、「Ｌ」レベルの安定ビットデータＳＤ１及びマ
スク信号ＭＤ１が供給されているので、ロード制御部１
３は入力された「Ｈ」レベルの検出データＥＤ１をその
ままロード信号ＬＯ４として出力する。

【０１６７】時刻ｔ６において、「Ｈ」レベルのロード
信号ＬＯ１が供給されたカウンタ１４にクロック信号Ｃ
Ｋ２の立ち上がりエッジが供給されると、カウント値が
「０」となる。この時、安定ビット保持部１２において
は、検出データＥＤ１の「Ｈ」レベルがクロック信号Ｃ
Ｋ２の立ち上がりエッジでトリガされ、安定ビットデー
タＳＤ１が「Ｈ」レベルとなる。

【０１６８】その後、クロック信号ＣＫ２の立ち上がり
エッジ毎にカウンタ１４のカウント値が「１，２…」と
アップする。次に、図２８に示す時刻ｔ７において、ク
ロック信号ＣＫ２の立ち上がりエッジがカウンタ１４に
入力され、カウント値が「１９０」になったとし、また
時刻ｔ８において、時刻ｔ８〜ｔ１０間で「Ｈ」レベル
となる位相のずれたフレームパルス信号ＦＰが入力され
たとする。

【０１６９】時刻ｔ９において、クロック信号ＣＫ２が
立ち上がると、カウント値の「１９０」が供給されたフ
レームパルス位置検出部５３が、マスク信号ＭＤ１を
「Ｈ」レベルとし、エッジ検出部３１においては、フレ
ームパルス信号ＦＰの「Ｈ」レベルが検出され、時刻ｔ
９〜ｔ１１で「Ｈ」レベルとなる検出データＥＤ１が出
力される。

【０１７０】またカウント値は時刻ｔ９の立ち上がりエ
ッジで「１９１」、時刻ｔ１１の立ち上がりエッジで
「１９２」となる。この「１９２」が供給されたフレー
ムパルス位置検出部５３に時刻ｔ１２の立ち上がりエッ
ジが供給されると、マスク信号ＭＤ１が「Ｌ」レベルと
なる。

【０１７１】即ちマスク信号ＭＤ１は時刻ｔ９〜ｔ１２
間で「Ｈ」レベルとなり、その間、アンド回路５４の出
力レベルが「Ｈ」レベルとなるので、時刻ｔ９〜ｔ１１
で「Ｈ」レベルとなる検出データＥＤ１がアンド回路５
２に供給されても、ロード信号ＬＯ４は「Ｌ」レベルの
ままである。

【０１７２】つまり、マスク信号ＭＤ１の「Ｈ」レベル
にフレームパルス信号ＦＰの「Ｈ」レベルがかかってい
れば、フレームパルス信号ＦＰがずれたとしても位相ず
れとは見ないようになっている。

【０１７３】次に、図２９に示す時刻ｔ１３において、
大幅に位相のずれた時刻ｔ１１〜ｔ１３間で「Ｈ」レベ
ルとなるフレームパルス信号ＦＰが入力されたとする。
そして、エッジ検出部３１において、時刻ｔ１３の立ち
上がりエッジでフレームパルス信号ＦＰの「Ｈ」レベル
が検出されたとすると、検出データＥＤ１が時刻ｔ１３
〜ｔ１５で「Ｈ」レベルとなる。ロード制御部５２のア
ンド回路５４には、「Ｌ」レベルの安定ビットデータＳ
Ｄ１及びマスク信号ＭＤ１が供給されているので、
「Ｈ」レベルの検出データＥＤ１がそのままロード信号
ＬＯ４として出力される。

【０１７４】時刻ｔ１３においてカウント値が「５０」
となっているカウンタ１４には、その「Ｈ」レベルのロ
ード信号ＬＯ４が供給されているので、時刻ｔ１４にお
いてクロック信号ＣＫ２が立ち上がると、カウント値が
初期状態の「０」となる。

【０１７５】以上説明した第４実施例の非同期クロック
間フレーム同期回路によれば、フレームパルス信号ＦＰ
の位相がマスク信号ＭＤ１の「Ｈ」レベルにかからない
程ずれて同期外れを起こした場合、ずれたフレームパル
ス信号ＦＰに追従して同期を取ることができる。

【０１７６】また、送信部１にフレームパルス信号ＦＰ
の位相ずれを検出し、この検出時に位相変化信号を出力
する機能を設け、その位相変化信号を受信部１０で受信
した際に、安定ビットデータＳＤ１の「Ｈ」レベルを
「Ｌ」レベルとするようにしてもよい。この場合、即時
位相ずれを検出してそのずれたフレームパルス信号ＦＰ
の「Ｈ」レベルに同期をとることができる。

【０１７７】更には、フレームパルス位置検出部１５に
おけるフレームパルス信号ＦＰの検出動作を複数回行っ
た後で安定ビットデータＳＤ１を「Ｈ」レベルから
「Ｌ」レベルとするようにしてもよい。この場合、位相
ずれの誤検出を防止できる効果がある。

【０１７８】

【発明の効果】以上説明したように、本発明によれば、
フレームパルス信号がジッタ等の影響によって位相がず
れたとしても、適正に同期を取ることができる効果があ
る。

【図面の簡単な説明】

【図１】本発明の原理図である。

【図２】図１に示す非同期クロック間フレーム同期回路
の動作を説明するための第１のタイミングチャート図で
ある。

【図３】図１に示す非同期クロック間フレーム同期回路
の動作を説明するための第２のタイミングチャート図で
ある。

【図４】図１に示す非同期クロック間フレーム同期回路
の動作を説明するための第３のタイミングチャート図で
ある。

【図５】本発明の第１実施例による非同期クロック間フ
レーム同期回路のブロック構成図である。

【図６】図５に示す非同期クロック間フレーム同期回路
の動作を説明するための第１のタイミングチャート図で
ある。

【図７】図５に示す非同期クロック間フレーム同期回路
の動作を説明するための第２のタイミングチャート図で
ある。

【図８】図５に示す非同期クロック間フレーム同期回路
の動作を説明するための第３のタイミングチャート図で
ある。

【図９】図５に示す非同期クロック間フレーム同期回路
の動作を説明するための第４のタイミングチャート図で
ある。

【図１０】本発明の第２実施例による非同期クロック間
フレーム同期回路のブロック構成図である。

【図１１】図１０に示す非同期クロック間フレーム同期
回路の動作を説明するための第１のタイミングチャート
図である。

【図１２】図１０に示す非同期クロック間フレーム同期
回路の動作を説明するための第２のタイミングチャート
図である。

【図１３】図１０に示す非同期クロック間フレーム同期
回路の動作を説明するための第３のタイミングチャート
図である。

【図１４】本発明の第３実施例による非同期クロック間
フレーム同期回路のブロック構成図である。

【図１５】図１４に示す非同期クロック間フレーム同期
回路の動作を説明するための第１のタイミングチャート
図である。

【図１６】図１４に示す非同期クロック間フレーム同期
回路の動作を説明するための第２のタイミングチャート
図である。

【図１７】図１４に示す非同期クロック間フレーム同期
回路の動作を説明するための第３のタイミングチャート
図である。

【図１８】図１４に示す非同期クロック間フレーム同期
回路の動作を説明するための第４のタイミングチャート
図である。

【図１９】図１４に示す非同期クロック間フレーム同期
回路の動作を説明するための第５のタイミングチャート
図である。

【図２０】図１４に示す非同期クロック間フレーム同期
回路の動作を説明するための第６のタイミングチャート
図である。

【図２１】図１４に示す非同期クロック間フレーム同期
回路の動作を説明するための第７のタイミングチャート
図である。

【図２２】図１４に示す非同期クロック間フレーム同期
回路の動作を説明するための第８のタイミングチャート
図である。

【図２３】図１４に示す非同期クロック間フレーム同期
回路の動作を説明するための第９のタイミングチャート
図である。

【図２４】図１４に示す非同期クロック間フレーム同期
回路の動作を説明するための第１０のタイミングチャー
ト図である。

【図２５】図１４に示す非同期クロック間フレーム同期
回路の動作を説明するための第１１のタイミングチャー
ト図である。

【図２６】本発明の第３実施例による非同期クロック間
フレーム同期回路のブロック構成図である。

【図２７】図２６に示す非同期クロック間フレーム同期
回路の動作を説明するための第１のタイミングチャート
図である。

【図２８】図２６に示す非同期クロック間フレーム同期
回路の動作を説明するための第２のタイミングチャート
図である。

【図２９】図２６に示す非同期クロック間フレーム同期
回路の動作を説明するための第３のタイミングチャート
図である。

【図３０】従来例による非同期クロック間フレーム同期
回路のブロック構成図である。

【図３１】図３０に示す非同期クロック間フレーム同期
回路の動作を説明するための第１のタイミングチャート
図である。

【図３２】図３１に示す非同期クロック間フレーム同期
回路の動作を説明するための第２のタイミングチャート
図である。

【図３３】図３０に示す非同期クロック間フレーム同期
回路の動作を説明するための第３のタイミングチャート
図である。

【符号の説明】

１ 送信手段 １０ 受信手段 １１ エッジ検出手段 １２ 安定ビット保持手段 １３ ロード制御手段 １４ カウント手段 １５ フレームパルス位置検出手段 ＣＫ１ 第１クロック信号 ＣＫ２ 第２クロック信号 ＦＰ フレームパルス信号 ＥＤ１ 検出データ ＳＤ１ 安定ビットデータ ＬＯ１ ロード信号 ＣＤ１ カウント値 Ｒ１ リセット信号

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平５−308354（ＪＰ，Ａ) 特開 平２−87734（ＪＰ，Ａ) 特開 平４−127733（ＪＰ，Ａ) 特開 平４−293331（ＪＰ，Ａ) 特開 昭63−280528（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H04L 7/00 H04J 3/06

Claims (7)

(57)【特許請求の範囲】
1. 【請求項１】 互いに非同期の第１及び第２システムク
   ロック信号(CK1,CK2) で作動する送信手段(1) 及び受信
   手段(10)間でフレーム同期を取る非同期クロック間フレ
   ーム同期回路において、 前記受信手段(10)を、 前記送信手段(1) から一定間隔で送られてくるフレーム
   パルス信号(FP)を検出し、この検出時にパルス状の検出
   データ(ED1) を出力するエッジ検出手段(11)と、 リセット信号(R1)でリセットされ、このリセット後に該
   検出データ(ED1) が供給されると安定ビットデータ(SD
   1) を保持して出力する安定ビット保持手段(12)と、 該安定ビットデータ(SD1) の未供給時に該検出データ(E
   D1) をそのままロード信号(LO1) として出力するロード
   制御手段(13)と、 該ロード信号(LO1) の供給時にカウント値(CD1) が
   「０」となり、「０」〜「ｎ」までの１周期を繰り返し
   カウントし、このカウントの１周期が該フレームパルス
   信号(FP)の送出間隔と等しいカウント手段(14)と、 該カウント値(CD1) の「ｎ−１」及び「ｎ」の各々の供
   給時に該フレームパルス信号(FP)の検出を行い、検出で
   きなかった場合に該リセット信号(R1)を出力するフレー
   ムパルス位置検出手段(15)とを具備したことを特徴とす
   る非同期クロック間フレーム同期回路。
2. 【請求項２】 互いに非同期の第１及び第２システムク
   ロック信号(CK1,CK2) で作動する送信手段(1) 及び受信
   手段(20)間でフレーム同期を取る非同期クロック間フレ
   ーム同期回路において、 前記受信手段(20)を、 前記送信手段(1) から一定間隔で送られてくるフレーム
   パルス信号(FP)を検出し、この検出時にパルス状の検出
   データ(ED1) を出力するエッジ検出手段(11)と、 リセット信号(R2)でリセットされ、このリセット後に該
   検出データ(ED1) が供給されると安定ビットデータ(SD
   1) を保持して出力する安定ビット保持手段(12)と、 該安定ビットデータ(SD1) の未供給時に該検出データ(E
   D1) をそのままロード信号(LO2) として出力するロード
   制御手段(21)と、 該ロード信号(LO2) の供給時にカウント値(CD1) が
   「０」となり、「０」〜「ｎ」までの１周期を繰り返し
   カウントし、このカウントの１周期が該フレームパルス
   信号(FP)の送出間隔と等しいカウント手段(14)と、 該カウント値(CD1) の「ｎ−１」及び「ｎ」以外の該カ
   ウント値(CD1) の供給時に該フレームパルス信号(FP)の
   検出を行い、検出された場合に該リセット信号(R2)を出
   力するフレームパルス位置検出手段(22)とを具備したこ
   とを特徴とする非同期クロック間フレーム同期回路。
3. 【請求項３】 互いに非同期の第１及び第２システムク
   ロック信号(CK1,CK2) で作動する送信手段(1) 及び受信
   手段(30)間でフレーム同期を取る非同期クロック間フレ
   ーム同期回路において、 前記受信手段(30)を、 前記送信手段(1) から一定間隔で送られてくるフレーム
   パルス信号(FP)を検出し、この検出時にパルス状の検出
   データ(ED2) を出力すると供に、該検出を行う該受信手
   段(30)の第２クロック信号(CK2) の検出エッジとこの検
   出エッジの前後のエッジにより該フレームパルス信号(F
   P)のレベルパターンを検出するエッジ検出手段(31)と、 リセット信号でリセットされ、このリセット後に所定の
   該レベルパターンが供給されると安定ビットデータ(SD
   1) を保持して出力する安定ビット保持手段(32)と、 該安定ビットデータ(SD1) の未供給時に該検出データ(E
   D2) をそのままロード信号(LO3) として出力するロード
   制御手段(13)と、 該ロード信号(LO3) の供給時にカウント値(CD1) が
   「０」となり、「０」〜「ｎ」までの１周期を繰り返し
   カウントし、このカウントの１周期が該フレームパルス
   信号(FP)の送出間隔と等しいカウント手段(14)と、 該カウント値(CD1) の「ｎ」の供給時に該フレームパル
   ス信号(FP)の検出を行い、未検出の場合に該リセット信
   号を出力するフレームパルス位置検出手段(33)とを具備
   したことを特徴とする非同期クロック間フレーム同期回
   路。
4. 【請求項４】 前記エッジ検出手段(31)の機能に代え、
   該エッジ検出手段(31)が、前記フレームパルス信号(FP)
   を検出し、この検出時にパルス状の検出データ(ED2) を
   出力すると供に、該検出を行う前記第２クロック信号(C
   K2) の検出エッジとこの検出エッジの前後のエッジによ
   り該フレームパルス信号(FP)の３種類の第１〜第３レベ
   ルパターンを検出するようにし、 前記安定ビット保持手段(32)に代え、該安定ビット保持
   手段(32)を、第１リセット信号(R3)でリセットされ、こ
   のリセット後に該第１レベルパターンが供給されると第
   １保持データ(SD3) を保持して出力する第１保持手段(3
   5)と、第２リセット信号(R4)でリセットされ、このリセ
   ット後に該第２レベルパターンが供給されると第２保持
   データ(SD4) を保持して出力する第２保持手段(36)と、
   第３リセット信号(R5)でリセットされ、このリセット後
   に該第３レベルパターンが供給されると第３保持データ
   (SD5) を保持して出力する第３保持手段(37)と、該第１
   〜第３保持手段(35,36,37)の内、何れかの保持手段( 例
   えば35) が保持データ( 例えばSD3)の保持出力を行う
   と、他の保持手段(36,37) が保持データ( 例えばSD4,SD
   5)を出力しないロック状態となり、保持データ保持出力
   中の保持手段(35)にリセット信号(R3)が入力されると保
   持データ保持出力中の保持手段(35)がリセットされると
   供に、ロック状態の他の保持手段(36,37) のロックが解
   除され、また、保持出力される保持データを前記安定ビ
   ットデータ(SD1) として出力するように構成し、 前記フレームパルス位置検出手段(33)に代え、該フレー
   ムパルス位置検出手段(33)を、前記カウント値(CD1) の
   「ｎ」の供給時に、カウント値を「ｎ」とした該第２ク
   ロック信号ＣＫ２のエッジの後のエッジで該フレームパ
   ルス信号(FP)の検出を行い、未検出の場合に該第１リセ
   ット信号(R3)を出力する第１検出手段(39)と、前記カウ
   ント値(CD1) の「ｎ−１」の供給時に、カウント値を
   「ｎ−１」とした該第２クロック信号ＣＫ２のエッジの
   後のエッジで該フレームパルス信号(FP)の検出を行い、
   未検出の場合に該第２リセット信号(R4)を出力する第２
   検出手段(40)と、前記カウント値(CD1) の「ｎ−１」の
   供給時に、カウント値を「ｎ」とする該第２クロック信
   号ＣＫ２のエッジで該フレームパルス信号(FP)の検出を
   行い、未検出の場合に該第３リセット信号(R5)を出力す
   る第３検出手段(41)とを具備して構成したことを特徴と
   する請求項３記載の非同期クロック間フレーム同期回
   路。
5. 【請求項５】 互いに非同期の第１及び第２システムク
   ロック信号(CK1,CK2) で作動する送信手段(1) 及び受信
   手段(50)間でフレーム同期を取る非同期クロック間フレ
   ーム同期回路において、 前記受信手段(50)を、 前記送信手段(1) から一定間隔で送られてくるフレーム
   パルス信号(FP)を検出し、この検出時にパルス状の検出
   データ(ED1) を出力するエッジ検出手段(11)と、 リセット信号(R7)でリセットされ、このリセット後に該
   検出データ(ED1) が供給されると安定ビットデータ(SD
   1) を保持して出力する安定ビット保持手段(51)と、 該安定ビットデータ(SD1) 及びマスク信号(MD1) 双方の
   供給以外の場合に該検出データ(ED1) をそのままロード
   信号(LO4) として出力するロード制御手段(52)と、 該ロード信号(LO4) の供給時にカウント値(CD1) が
   「０」となり、「０」〜「ｎ」までの１周期を繰り返し
   カウントし、このカウントの１周期が該フレームパルス
   信号(FP)の送出間隔と等しいカウント手段(14)と、 該カウント値(CD1) の「ｎ−１」及び「ｎ」の各々の供
   給時に該マスク信号(MD1) を出力するフレームパルス位
   置検出手段(53)とを具備したことを特徴とする非同期ク
   ロック間フレーム同期回路。
6. 【請求項６】 前記送信手段(1) にフレームパルス信号
   ＦＰの位相ずれを検出して位相ずれを知らせる位相変化
   信号を前記受信手段(10)へ送出する手段を設け、前記リ
   セット信号(R1)の代わりに、該受信手段(50)が該位相変
   化信号を受信した際に前記安定ビット保持手段(12)をリ
   セットするようにしたことを特徴とする請求項１記載の
   非同期クロック間フレーム同期回路。
7. 【請求項７】 前記フレームパルス位置検出手段(15)に
   よる前記フレームパルス信号(FP)の検出動作を複数回行
   い、複数回とも検出できなかった場合に前記リセット信
   号(R1)を出力するようにしたことを特徴とする請求項１
   記載の非同期クロック間フレーム同期回路。