JPH05191397A - フレーム同期回路 - Google Patents
フレーム同期回路Info
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- JPH05191397A JPH05191397A JP4005705A JP570592A JPH05191397A JP H05191397 A JPH05191397 A JP H05191397A JP 4005705 A JP4005705 A JP 4005705A JP 570592 A JP570592 A JP 570592A JP H05191397 A JPH05191397 A JP H05191397A
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- frame
- circuit
- signal
- coincidence
- counter
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- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】 （修正有）
【目的】 疑似フレームパターンによる同期確立の遅れ
がなく、またフレームカウンタへ与えるクロックCLK を
マスクする必要がなく、素子の遅延による問題がないフ
レーム同期回路を提供する。 【構成】 １フレーム中のクロック数を循環計数するカ
ウンタ２と、フレームパターンを検出してフレームパタ
ーン検出信号を出力する検出回路１と、所定条件下で検
出回路１の出力信号が得られた時のカウンタ２の計数値
をラッチするラッチ回路７のラッチ計数値とカウンタ２
の計数値の一致を調べ、一致時に所定信号を出力するデ
コーダ８、及びデコーダ８の出力信号と検出回路１の出
力信号とを調べ、一致時に一致検出信号を出力する一致
検出部３を備え、一致検出信号が所定フレーム連続した
場合に同期確立となる回路20a,20b …20n とを具備す
る。
がなく、またフレームカウンタへ与えるクロックCLK を
マスクする必要がなく、素子の遅延による問題がないフ
レーム同期回路を提供する。 【構成】 １フレーム中のクロック数を循環計数するカ
ウンタ２と、フレームパターンを検出してフレームパタ
ーン検出信号を出力する検出回路１と、所定条件下で検
出回路１の出力信号が得られた時のカウンタ２の計数値
をラッチするラッチ回路７のラッチ計数値とカウンタ２
の計数値の一致を調べ、一致時に所定信号を出力するデ
コーダ８、及びデコーダ８の出力信号と検出回路１の出
力信号とを調べ、一致時に一致検出信号を出力する一致
検出部３を備え、一致検出信号が所定フレーム連続した
場合に同期確立となる回路20a,20b …20n とを具備す
る。
Description
【０００１】
【産業上の利用分野】本発明はディジタル通信における
フレーム同期回路に関する。
フレーム同期回路に関する。
【０００２】
【従来の技術】図１は例えばディジタルテクノロジーシ
リーズディジタル通信技術（東海大学出版会発行 田
中公男著）に記された従来のフレーム同期回路である。
外部から送信されてきたビットシリアルのデータDTは複
数のフレームの連続として構成されており、そのヘッダ
部に複数ビット数からなるフレームパターンを有してい
る。このデータDTはフレームパターン検出部１へ入力さ
れる。受信データDTから作成されたクロックCLK も同じ
くフレームパターン検出部１へ入力される。
リーズディジタル通信技術（東海大学出版会発行 田
中公男著）に記された従来のフレーム同期回路である。
外部から送信されてきたビットシリアルのデータDTは複
数のフレームの連続として構成されており、そのヘッダ
部に複数ビット数からなるフレームパターンを有してい
る。このデータDTはフレームパターン検出部１へ入力さ
れる。受信データDTから作成されたクロックCLK も同じ
くフレームパターン検出部１へ入力される。
【０００３】フレームパターン検出部１ではこのクロッ
クに同期させて各ビットのデータを検出し、予め設定し
てあるフレームパターンと一致した複数ビットの連続を
検出した場合に "Ｈ" レベルのフレームパターン検出信
号Ａを出力する。この信号Ａは一致検出部３へ与えられ
る。クロックCLK はAND ゲート５の一入力となってお
り、その出力Ｆは計数対象としてフレームカウンタ２へ
入力されている。フレームカウンタ２はクロックCLK が
入力されると計数を開始すると共に、その出力Ｂを
"Ｌ" レベルとし、１フレームを構成するビット数（例
えば180)を計数すると出力Ｂを "Ｈ" レベルとする。こ
の出力Ｂは一致検出部３へ入力されており、一致検出部
３は２入力が共に "Ｈ" レベルになると "Ｈ" レベルの
一致検出信号Ｃを出力する。この信号Ｃは "Ｌ" アクテ
ィブのAND ゲート６及び同期保護回路４へ入力されてい
る。
クに同期させて各ビットのデータを検出し、予め設定し
てあるフレームパターンと一致した複数ビットの連続を
検出した場合に "Ｈ" レベルのフレームパターン検出信
号Ａを出力する。この信号Ａは一致検出部３へ与えられ
る。クロックCLK はAND ゲート５の一入力となってお
り、その出力Ｆは計数対象としてフレームカウンタ２へ
入力されている。フレームカウンタ２はクロックCLK が
入力されると計数を開始すると共に、その出力Ｂを
"Ｌ" レベルとし、１フレームを構成するビット数（例
えば180)を計数すると出力Ｂを "Ｈ" レベルとする。こ
の出力Ｂは一致検出部３へ入力されており、一致検出部
３は２入力が共に "Ｈ" レベルになると "Ｈ" レベルの
一致検出信号Ｃを出力する。この信号Ｃは "Ｌ" アクテ
ィブのAND ゲート６及び同期保護回路４へ入力されてい
る。
【０００４】同期保護回路４は一致検出部３出力が所定
時間継続したとき〔つまりＮ（例えば３）回の信号Ａ，
Ｂの一致があったとき〕、同期引込を表す "Ｈ" レベル
の信号を発し、一致検出信号が "Ｌ" レベルになること
が連続してＭ（例えば４）回生じたとき（つまり信号
Ａ，Ｂの不一致がＭ回連続してあったとき）、 "Ｌ" レ
ベルの信号を発するものである。このような同期保護回
路４の出力信号Ｄは "Ｌ" アクティブのAND ゲート６へ
入力されると共に "Ｌ" レベルのものを同期外れアラー
ム信号として外部で使用できるようにしてある。AND ゲ
ート６出力Ｅは "Ｌ" アクティブのAND ゲート５の一入
力となっている。
時間継続したとき〔つまりＮ（例えば３）回の信号Ａ，
Ｂの一致があったとき〕、同期引込を表す "Ｈ" レベル
の信号を発し、一致検出信号が "Ｌ" レベルになること
が連続してＭ（例えば４）回生じたとき（つまり信号
Ａ，Ｂの不一致がＭ回連続してあったとき）、 "Ｌ" レ
ベルの信号を発するものである。このような同期保護回
路４の出力信号Ｄは "Ｌ" アクティブのAND ゲート６へ
入力されると共に "Ｌ" レベルのものを同期外れアラー
ム信号として外部で使用できるようにしてある。AND ゲ
ート６出力Ｅは "Ｌ" アクティブのAND ゲート５の一入
力となっている。
【０００５】以上の如き従来回路の動作を図２のタイム
チャートによって説明する。図２（イ），（ロ）に示す
ようにデータDTの各ビットにクロックCLK が同期してお
り、１フレームの周期をＴで表している。フレームパタ
ーン検出部１でフレームパターンが検出されるとその出
力Ａはハイレベルになる〔図２（ハ）〕。１回目のフレ
ームパターン検出信号Ａのとき、フレームカウンタ２の
出力Ｂは "Ｈ" レベルになる〔図２（ニ）〕ので図２
（ホ）に示すように一致検出部３は一致検出信号Ｃを
"Ｈ" レベルとする。またこのとき同期保護回路４出力
Ｄは "Ｌ" レベルであるので〔図２（ヘ）〕AND ゲート
６の出力Ｅは一致検出信号Ｃが "Ｈ" レベルになるのに
応じて "Ｌ" レベルになる〔図２（ト）〕。
チャートによって説明する。図２（イ），（ロ）に示す
ようにデータDTの各ビットにクロックCLK が同期してお
り、１フレームの周期をＴで表している。フレームパタ
ーン検出部１でフレームパターンが検出されるとその出
力Ａはハイレベルになる〔図２（ハ）〕。１回目のフレ
ームパターン検出信号Ａのとき、フレームカウンタ２の
出力Ｂは "Ｈ" レベルになる〔図２（ニ）〕ので図２
（ホ）に示すように一致検出部３は一致検出信号Ｃを
"Ｈ" レベルとする。またこのとき同期保護回路４出力
Ｄは "Ｌ" レベルであるので〔図２（ヘ）〕AND ゲート
６の出力Ｅは一致検出信号Ｃが "Ｈ" レベルになるのに
応じて "Ｌ" レベルになる〔図２（ト）〕。
【０００６】これによりAND ゲート５が開き、クロック
CLK がフレームカウンタ２へ入力される〔図２（チ）の
Ｆ〕。次のフレームでもフレームパターンが検出される
と、それに同期してフレームカウンタ２出力Ｂが "Ｈ"
レベルになるので、一致検出部３出力Ｃが "Ｈ" レベル
となり、同様の動作を繰返す。フレームパターンがＮ回
検出されると同期保護回路４は同期確立との判断をし、
その出力Ｄを "Ｈ" レベルとする〔図２（ヘ）〕。これ
により所要のデータDT読込等の処理が行われることにな
る。
CLK がフレームカウンタ２へ入力される〔図２（チ）の
Ｆ〕。次のフレームでもフレームパターンが検出される
と、それに同期してフレームカウンタ２出力Ｂが "Ｈ"
レベルになるので、一致検出部３出力Ｃが "Ｈ" レベル
となり、同様の動作を繰返す。フレームパターンがＮ回
検出されると同期保護回路４は同期確立との判断をし、
その出力Ｄを "Ｈ" レベルとする〔図２（ヘ）〕。これ
により所要のデータDT読込等の処理が行われることにな
る。
【０００７】なおフレームパターンを見つける迄の期間
の状態をハンティング状態、第１回目のフレームパター
ン検出から連続してＮ回検出するまでの期間を有せしめ
ていることを前方保護と言う。一方フレームパターンの
検出がＭ回連続しない限り同期外れとしないのを後方保
護と言う。これは一致検出部３出力Ｃが "Ｌ" レベルに
なる状態がＭ回連続した場合に同期保護回路４が出力Ｄ
を "Ｌ" レベルとなし、これを同期外れのアラーム信号
となす一方、AND ゲート６出力Ｅを "Ｈ" レベルとして
クロックCLK をマスクし、フレームカウンタ２に与えな
いようにする。つまり再びハンティング状態とする。
の状態をハンティング状態、第１回目のフレームパター
ン検出から連続してＮ回検出するまでの期間を有せしめ
ていることを前方保護と言う。一方フレームパターンの
検出がＭ回連続しない限り同期外れとしないのを後方保
護と言う。これは一致検出部３出力Ｃが "Ｌ" レベルに
なる状態がＭ回連続した場合に同期保護回路４が出力Ｄ
を "Ｌ" レベルとなし、これを同期外れのアラーム信号
となす一方、AND ゲート６出力Ｅを "Ｈ" レベルとして
クロックCLK をマスクし、フレームカウンタ２に与えな
いようにする。つまり再びハンティング状態とする。
【０００８】
【発明が解決しようとする課題】このような従来回路に
おいては以下に記すような２つの問題点がある。即ちデ
ータDT中にはフレームパターン (例えば３ビット構成）
と全く同じデータパターンがヘッダ以外の部分に存在す
ることが有り得る。しかもこのような擬似フレームパタ
ーンは回線エラー等によっても発生し、複数フレームに
亘って連続することがある。このような場合において、
本来のフレームパターンより先にこの擬似パターンが検
出されると複数フレームの後に（つまり前方保護の間
に）異常が検出され、再度ハンティング状態に戻ること
になる。このために真の同期を確立するまでに長時間を
要することがある。
おいては以下に記すような２つの問題点がある。即ちデ
ータDT中にはフレームパターン (例えば３ビット構成）
と全く同じデータパターンがヘッダ以外の部分に存在す
ることが有り得る。しかもこのような擬似フレームパタ
ーンは回線エラー等によっても発生し、複数フレームに
亘って連続することがある。このような場合において、
本来のフレームパターンより先にこの擬似パターンが検
出されると複数フレームの後に（つまり前方保護の間
に）異常が検出され、再度ハンティング状態に戻ること
になる。このために真の同期を確立するまでに長時間を
要することがある。
【０００９】次に素子の遅延の問題がある。即ちフレー
ムカウンタのシフト制御時にはクロックCLK を止める制
御をする必要があるが、その遅延はクロックCLK １周期
以内である必要がある。けだし、クロックCLK の１周期
を越えると、フレームごとに順次１クロック分づつ遅れ
ていくことになって同期検出ができなくなるからであ
る。従って遅延の大きい素子では適用クロックCLK の周
期に限界がある。
ムカウンタのシフト制御時にはクロックCLK を止める制
御をする必要があるが、その遅延はクロックCLK １周期
以内である必要がある。けだし、クロックCLK の１周期
を越えると、フレームごとに順次１クロック分づつ遅れ
ていくことになって同期検出ができなくなるからであ
る。従って遅延の大きい素子では適用クロックCLK の周
期に限界がある。
【００１０】本発明はこのような問題を解決するために
なされたものであり、フレームカウンタを自走させ、フ
レームパターン検出時の計数値をラッチさせ、このラッ
チした値が次にフレームカウンタの計数値と一致した時
点でのフレームパターン検出が行われたか否かを調べて
同期の確立をする回路を複数個設けることにより、擬似
フレームパターンによる同期確立の遅れがなく、またフ
レームカウンタへ与えるクロックCLK をマスクする必要
がなく、素子の遅延による問題がないフレーム同期回路
を提供することを目的とする。
なされたものであり、フレームカウンタを自走させ、フ
レームパターン検出時の計数値をラッチさせ、このラッ
チした値が次にフレームカウンタの計数値と一致した時
点でのフレームパターン検出が行われたか否かを調べて
同期の確立をする回路を複数個設けることにより、擬似
フレームパターンによる同期確立の遅れがなく、またフ
レームカウンタへ与えるクロックCLK をマスクする必要
がなく、素子の遅延による問題がないフレーム同期回路
を提供することを目的とする。
【００１１】
【課題を解決するための手段】本発明に係るフレーム同
期回路は、所定ビット数のビットシリアルデータで構成
された各フレームにフレームパターンを含むデータか
ら、各ビットに同期するクロックを用いてフレームパタ
ーンを検出して同期確立をするフレーム同期回路におい
て、前記クロックを計数対象とし、１フレーム中のクロ
ック数を循環計数するカウンタと、フレームパターンを
検出してフレームパターン検出信号を出力するフレーム
パターン検出回路と、所定条件下でフレームパターン検
出回路の出力信号が得られた時の前記カウンタの計数値
をラッチするラッチ回路、ラッチ回路のラッチ計数値と
前記カウンタの計数値の一致を調べ一致時に所定信号を
出力するデコーダ及びデコーダの出力信号とフレームパ
ターン検出回路の出力信号との一致を調べ、一致時に一
致検出信号を出力する一致検出部を備え、一致検出信号
が所定フレーム連続した場合に同期確立となる回路複数
とを具備することを特徴とする。
期回路は、所定ビット数のビットシリアルデータで構成
された各フレームにフレームパターンを含むデータか
ら、各ビットに同期するクロックを用いてフレームパタ
ーンを検出して同期確立をするフレーム同期回路におい
て、前記クロックを計数対象とし、１フレーム中のクロ
ック数を循環計数するカウンタと、フレームパターンを
検出してフレームパターン検出信号を出力するフレーム
パターン検出回路と、所定条件下でフレームパターン検
出回路の出力信号が得られた時の前記カウンタの計数値
をラッチするラッチ回路、ラッチ回路のラッチ計数値と
前記カウンタの計数値の一致を調べ一致時に所定信号を
出力するデコーダ及びデコーダの出力信号とフレームパ
ターン検出回路の出力信号との一致を調べ、一致時に一
致検出信号を出力する一致検出部を備え、一致検出信号
が所定フレーム連続した場合に同期確立となる回路複数
とを具備することを特徴とする。
【００１２】
【作用】フレームカウンタはクロックを自走計数、つま
り循環計数する。フレームパターンが検出さると、その
時のフレームカウンタ計数値がラッチ回路にラッチされ
る。１フレーム内に同様の検出が行われると別なラッチ
回路にその計数値がラッチされる。次のフレームでフレ
ームカウンタが同計数値になったときにフレームパター
ンが検出されるとフレーム内同ビット数値でのパターン
検出ということになる。これを所定回数行うことで同期
確立とする。擬似フレームパターンが存在したとしても
正しいフレームパターン検出をしたときの数値をラッチ
しているラッチ回路の存在により一致回数を計数できる
から同期確立が遅れることはない。またフレームカウン
タへのクロックはマスク制御をする必要がないから遅延
の問題がなく、従って適用クロック周期の上限もない。
り循環計数する。フレームパターンが検出さると、その
時のフレームカウンタ計数値がラッチ回路にラッチされ
る。１フレーム内に同様の検出が行われると別なラッチ
回路にその計数値がラッチされる。次のフレームでフレ
ームカウンタが同計数値になったときにフレームパター
ンが検出されるとフレーム内同ビット数値でのパターン
検出ということになる。これを所定回数行うことで同期
確立とする。擬似フレームパターンが存在したとしても
正しいフレームパターン検出をしたときの数値をラッチ
しているラッチ回路の存在により一致回数を計数できる
から同期確立が遅れることはない。またフレームカウン
タへのクロックはマスク制御をする必要がないから遅延
の問題がなく、従って適用クロック周期の上限もない。
【００１３】
【実施例】以下本発明をその実施例を示す図面に基づい
て詳述する。図３は本発明回路のブロック図である。外
部から送信されてきたビットシリアルのデータDTは複数
ノフレームの連続として構成されており、ヘッダ部に複
数ビット数からなるフレームパターンを有している。こ
のデータDTはフレームパターン検出部１へ入力される。
受信データDTから作成されたクロックCLK も同じくフレ
ームパターン検出部１へ入力される。
て詳述する。図３は本発明回路のブロック図である。外
部から送信されてきたビットシリアルのデータDTは複数
ノフレームの連続として構成されており、ヘッダ部に複
数ビット数からなるフレームパターンを有している。こ
のデータDTはフレームパターン検出部１へ入力される。
受信データDTから作成されたクロックCLK も同じくフレ
ームパターン検出部１へ入力される。
【００１４】フレームパターン検出部１ではこのクロッ
クに同期させて各ビットのデータを検出し、予め設定し
てあるフレームパターンと一致した複数ビットの連続を
検出した場合に "Ｈ" レベルのフレームパターン検出信
号Ａを出力する。この信号Ａは同期検出部20a,20b …20
n 夫々のAND ゲート10及び一致検出部３へ与えられる。
クロックCLK は計数対象としてフレームカウンタ２へ入
力されている。フレームカウンタ２は１フレームを構成
するビット数（例えば180)を計数すると再び初期値に戻
って計数を反復するように自走計数又は循環計数する。
計数値を表すデータｂは同期検出部20a,20b …20n 夫々
のラッチ回路７及びデコーダ８へ入力される。
クに同期させて各ビットのデータを検出し、予め設定し
てあるフレームパターンと一致した複数ビットの連続を
検出した場合に "Ｈ" レベルのフレームパターン検出信
号Ａを出力する。この信号Ａは同期検出部20a,20b …20
n 夫々のAND ゲート10及び一致検出部３へ与えられる。
クロックCLK は計数対象としてフレームカウンタ２へ入
力されている。フレームカウンタ２は１フレームを構成
するビット数（例えば180)を計数すると再び初期値に戻
って計数を反復するように自走計数又は循環計数する。
計数値を表すデータｂは同期検出部20a,20b …20n 夫々
のラッチ回路７及びデコーダ８へ入力される。
【００１５】ハンティングモード判定回路９は各同期検
出部20a,20b …20n がハンティング状態にある場合に
"Ｈ" レベルのモード信号Ｇを出力するものであり、そ
の信号ＧはAND ゲート10に与えられている。AND ゲート
10出力はラッチ回路７へラッチを指令する信号として与
えられている。ラッチ回路７のラッチ数値Ｅはデコーダ
へ入力され、デコーダは両入力Ｅ，ｂを比較し、一致し
たときに "Ｈ" レベルとなる信号Ｆを出力する。この信
号Ｆは一致検出部３へ入力されフレームパターン検出信
号Ａとのタイミングが一致すると、一致検出部３は
"Ｈ" レベルとなる一致検出信号Ｃを出力する。この一
致検出信号Ｃはハンティングモード判定回路９及び同期
保護回路４へ入力される。
出部20a,20b …20n がハンティング状態にある場合に
"Ｈ" レベルのモード信号Ｇを出力するものであり、そ
の信号ＧはAND ゲート10に与えられている。AND ゲート
10出力はラッチ回路７へラッチを指令する信号として与
えられている。ラッチ回路７のラッチ数値Ｅはデコーダ
へ入力され、デコーダは両入力Ｅ，ｂを比較し、一致し
たときに "Ｈ" レベルとなる信号Ｆを出力する。この信
号Ｆは一致検出部３へ入力されフレームパターン検出信
号Ａとのタイミングが一致すると、一致検出部３は
"Ｈ" レベルとなる一致検出信号Ｃを出力する。この一
致検出信号Ｃはハンティングモード判定回路９及び同期
保護回路４へ入力される。
【００１６】同期保護回路４は従来同様、一致検出信号
ＣのＮ回の連続入力で同期確立として "Ｈ" レベルの信
号を出力し、また一致検出信号Ｃが "Ｌ" レベルになる
ことがＭ回連続すると同期外れとしてのアラーム信号を
出力する。この同期保護回路出力Ｄは外部へ送出される
と共にハンティングモード判定回路９へ入力される。ハ
ンティングモード判定回路９は入力信号Ｄ，Ｃが共に
"Ｌ" レベルである場合にのみ、その出力信号Ｇを "Ｈ"
レベルとする。各同期検出部20a,20b …20n のハンテ
ィングモード判定回路９は同期検出部20a,20b …20n の
順の優先度を有しており、同期検出部20a でフレームパ
ターンを検出すると、同期検出部20b 以降ではインヒビ
ットされる。つまり、AND ゲート10を閉じ、ラッチを禁
ずるのである。従って最初に同期検出部20a でフレーム
パターンを検出して同期保護中に入ると同期検出部20b
以降のものは同期検出部20a が検出した位置以外のデー
タを対象とした検出待ち状態となる。
ＣのＮ回の連続入力で同期確立として "Ｈ" レベルの信
号を出力し、また一致検出信号Ｃが "Ｌ" レベルになる
ことがＭ回連続すると同期外れとしてのアラーム信号を
出力する。この同期保護回路出力Ｄは外部へ送出される
と共にハンティングモード判定回路９へ入力される。ハ
ンティングモード判定回路９は入力信号Ｄ，Ｃが共に
"Ｌ" レベルである場合にのみ、その出力信号Ｇを "Ｈ"
レベルとする。各同期検出部20a,20b …20n のハンテ
ィングモード判定回路９は同期検出部20a,20b …20n の
順の優先度を有しており、同期検出部20a でフレームパ
ターンを検出すると、同期検出部20b 以降ではインヒビ
ットされる。つまり、AND ゲート10を閉じ、ラッチを禁
ずるのである。従って最初に同期検出部20a でフレーム
パターンを検出して同期保護中に入ると同期検出部20b
以降のものは同期検出部20a が検出した位置以外のデー
タを対象とした検出待ち状態となる。
【００１７】次にこの回路の動作について図４のタイム
チャートによって説明する。図４（イ），（ロ）に示す
ようにデータDTの各ビットにクロックCLK が同期してお
り、１フレームの周期をＴで表している。クロックCLK
はフレームカウンタ２によって計数されている〔図４
（ニ）〕。フレームパターン検出部１でフレームパター
ンが検出されるとその出力Ａはハイレベルになる〔図２
（ハ）〕。このときハンティングモード判定回路９出力
Ｇは "Ｈ" レベルにあるので、AND ゲート10出力により
フレームカウンタ２の計数値、例えば50がラッチされる
〔図４ (ホ) 〕。
チャートによって説明する。図４（イ），（ロ）に示す
ようにデータDTの各ビットにクロックCLK が同期してお
り、１フレームの周期をＴで表している。クロックCLK
はフレームカウンタ２によって計数されている〔図４
（ニ）〕。フレームパターン検出部１でフレームパター
ンが検出されるとその出力Ａはハイレベルになる〔図２
（ハ）〕。このときハンティングモード判定回路９出力
Ｇは "Ｈ" レベルにあるので、AND ゲート10出力により
フレームカウンタ２の計数値、例えば50がラッチされる
〔図４ (ホ) 〕。
【００１８】デコーダ８はこのときのラッチ数値とフレ
ームカウンタ２の計数値との一致を検出するのでデコー
ダ８出力Ｆは図４（ヘ）に示すように "Ｈ" レベルとな
り、一致検出部３には信号Ａ，Ｆの両入力が入力される
ことになるから、その出力Ｃは図４（ト）に示すように
"Ｈ" レベルになる。これによりハンティングモード判
定回路９出力Ｇは図４（リ）に示すように "Ｌ" レベル
となり、ラッチ回路７のラッチ数値は以後変化しない。
ームカウンタ２の計数値との一致を検出するのでデコー
ダ８出力Ｆは図４（ヘ）に示すように "Ｈ" レベルとな
り、一致検出部３には信号Ａ，Ｆの両入力が入力される
ことになるから、その出力Ｃは図４（ト）に示すように
"Ｈ" レベルになる。これによりハンティングモード判
定回路９出力Ｇは図４（リ）に示すように "Ｌ" レベル
となり、ラッチ回路７のラッチ数値は以後変化しない。
【００１９】而して次のフレームパターンが検出される
と、このときのフレームカウンタ２の計数値は50である
からデコーダ８出力Ｆが "Ｈ" レベルとなる。これがＮ
回繰返されると同期保護回路４は信号Ｃの "Ｈ" レベル
が所定時間継続したことの検出により出力信号Ｄを同期
確立の "Ｈ" レベルとする〔図４（チ）〕。
と、このときのフレームカウンタ２の計数値は50である
からデコーダ８出力Ｆが "Ｈ" レベルとなる。これがＮ
回繰返されると同期保護回路４は信号Ｃの "Ｈ" レベル
が所定時間継続したことの検出により出力信号Ｄを同期
確立の "Ｈ" レベルとする〔図４（チ）〕。
【００２０】そしてデコーダ８出力Ｆが "Ｈ" レベルと
なるフレームカウンタ２の計数値50のタイミングでフレ
ームパターンが検出されなくなると、一致検出部３への
信号Ａ入力がなくなり、一致検出部３出力Ｃはこの間
"Ｌ" レベルとなる〔図４（ト）〕。これがＭ回発生す
ると同期保護回路４出力Ｄは "Ｌ" レベルとなりこれが
同期外れアラーム信号となる。
なるフレームカウンタ２の計数値50のタイミングでフレ
ームパターンが検出されなくなると、一致検出部３への
信号Ａ入力がなくなり、一致検出部３出力Ｃはこの間
"Ｌ" レベルとなる〔図４（ト）〕。これがＭ回発生す
ると同期保護回路４出力Ｄは "Ｌ" レベルとなりこれが
同期外れアラーム信号となる。
【００２１】以上の如き動作の間において図４（ハ）に
破線で示すように擬似パターンによるフレームパターン
検出信号Ａが得られたとしてもこのとき信号Ｇは "Ｌ"
レベルであるので、この信号がラッチ回路７に影響を与
えることはない。またこのときのフレームカウンタ２の
計数値は50ではないからデコーダ８出力は "Ｌ" レベル
であり、一致検出部３出力Ｃも何ら変化しない。
破線で示すように擬似パターンによるフレームパターン
検出信号Ａが得られたとしてもこのとき信号Ｇは "Ｌ"
レベルであるので、この信号がラッチ回路７に影響を与
えることはない。またこのときのフレームカウンタ２の
計数値は50ではないからデコーダ８出力は "Ｌ" レベル
であり、一致検出部３出力Ｃも何ら変化しない。
【００２２】一方、擬似フレームパターンになっている
他の同期検出部（例えば20a)のラッチ回路７にそのとき
のフレームカウンタ２計数値がラッチされたものとする
と、当該同期検出部20a はそのラッチ数値に基づく動作
をするが、一般には前方保護の間に周期的擬似フレーム
パターンは消滅し同期確立には至らない。この間他の同
期検出部 (例えば20b)では真のフレームパターンを読出
して前述の如き動作を継続しているから、同期検出部20
a の動作に拘らず、最短の時間で同期確立ができる。
他の同期検出部（例えば20a)のラッチ回路７にそのとき
のフレームカウンタ２計数値がラッチされたものとする
と、当該同期検出部20a はそのラッチ数値に基づく動作
をするが、一般には前方保護の間に周期的擬似フレーム
パターンは消滅し同期確立には至らない。この間他の同
期検出部 (例えば20b)では真のフレームパターンを読出
して前述の如き動作を継続しているから、同期検出部20
a の動作に拘らず、最短の時間で同期確立ができる。
【００２３】
【発明の効果】以上の如き本発明による場合は複数の同
期検出部の一部において擬似フレームパターンによる動
作が行われても他の同期検出部で真のフレームパターン
による動作が行われるので、同期確立が擬似フレームパ
ターンによって遅れることがない。またフレームカウン
タは計数対象クロックCLK のマスクを必要としないので
素子の遅延の問題がなく、従って適用クロック周期の制
限がない。
期検出部の一部において擬似フレームパターンによる動
作が行われても他の同期検出部で真のフレームパターン
による動作が行われるので、同期確立が擬似フレームパ
ターンによって遅れることがない。またフレームカウン
タは計数対象クロックCLK のマスクを必要としないので
素子の遅延の問題がなく、従って適用クロック周期の制
限がない。
【図１】従来回路のブロック図である。
【図２】従来回路のタイムチャートである。
【図３】本発明回路のブロック図である。
【図４】本発明回路のタイムチャートである。
１ フレームパターン検出回路 ２ フレームカウンタ ３ 一致検出部 ４ 同期保護回路 ７ ラッチ回路 ８ デコーダ ９ ハンティングモード判定回路 20a,20b …20n 同期検出部
Claims (1)
- 【請求項１】 所定ビット数のビットシリアルデータで
構成された各フレームにフレームパターンを含むデータ
から、各ビットに同期するクロックを用いてフレームパ
ターンを検出して同期確立をするフレーム同期回路にお
いて、 前記クロックを計数対象とし、１フレーム中のクロック
数を循環計数するカウンタ（２）と、 フレームパターンを検出してフレームパターン検出信号
を出力するフレームパターン検出回路（１）と、 所定条件下でフレームパターン検出回路（１）の出力信
号が得られた時の前記カウンタ（２）の計数値をラッチ
するラッチ回路（７）、 ラッチ回路（７）のラッチ計数値と前記カウンタ（２）
の計数値の一致を調べ、一致時に所定信号を出力するデ
コーダ（８）、及びデコーダ（８）の出力信号とフレー
ムパターン検出回路（１）の出力信号との一致を調べ、
一致時に一致検出信号を出力する一致検出部（３）を備
え、 一致検出信号が所定フレーム連続した場合に同期確立と
なる回路（20a,20b …20n ）複数とを具備することを特
徴とするフレーム同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4005705A JPH05191397A (ja) | 1992-01-16 | 1992-01-16 | フレーム同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4005705A JPH05191397A (ja) | 1992-01-16 | 1992-01-16 | フレーム同期回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05191397A true JPH05191397A (ja) | 1993-07-30 |
Family
ID=11618532
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4005705A Withdrawn JPH05191397A (ja) | 1992-01-16 | 1992-01-16 | フレーム同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05191397A (ja) |
-
1992
- 1992-01-16 JP JP4005705A patent/JPH05191397A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990408 |