JP3163399B2 - 並列形フレーム同期回路 - Google Patents
並列形フレーム同期回路Info
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Description
【０００１】
【産業上の利用分野】本発明は並列形フレーム同期回路
に関し、より詳しくは、入力されるＮ並列信号のフレー
ム同期をとるための回路に関する。
に関し、より詳しくは、入力されるＮ並列信号のフレー
ム同期をとるための回路に関する。
【０００２】
【従来の技術】入力されるＮ並列信号の同期をとる回路
としては、図１のブロック図に示されているような構成
の回路が従来は一般的である。
としては、図１のブロック図に示されているような構成
の回路が従来は一般的である。
【０００３】図１において、参照符号１はシフトレジス
タであり、Ｎ並列の信号それぞれの入力データID１〜ID
Ｎが入力される。シフトレジスタ１は入力される各入力
データID１〜IDＮの所定ビット数を順次シフトしつつ保
持し、それぞれをフレーム同期パターン検出部21〜2Nに
与えている。また、シフトレジスタ１の出力はチャネル
切替え回路10へも与えられている。
タであり、Ｎ並列の信号それぞれの入力データID１〜ID
Ｎが入力される。シフトレジスタ１は入力される各入力
データID１〜IDＮの所定ビット数を順次シフトしつつ保
持し、それぞれをフレーム同期パターン検出部21〜2Nに
与えている。また、シフトレジスタ１の出力はチャネル
切替え回路10へも与えられている。
【０００４】各フレーム同期パターン検出部21〜2Nはそ
れぞれ、シフトレジスタ１に保持されている所定ビット
数中にフレーム同期パターンが含まれているか否かを監
視しており、フレーム同期パターンを検出していない場
合には信号”０”を、検出している場合には信号”１”
を出力する。これらの各フレーム同期パターン検出部21
〜2Nの出力信号PAT-１〜PAT-Ｎは並列同期パターン認識
部４，Ｎ入力のORゲート５及びパターンセレクタ８に与
えられている。
れぞれ、シフトレジスタ１に保持されている所定ビット
数中にフレーム同期パターンが含まれているか否かを監
視しており、フレーム同期パターンを検出していない場
合には信号”０”を、検出している場合には信号”１”
を出力する。これらの各フレーム同期パターン検出部21
〜2Nの出力信号PAT-１〜PAT-Ｎは並列同期パターン認識
部４，Ｎ入力のORゲート５及びパターンセレクタ８に与
えられている。
【０００５】並列同期パターン認識部４は具体的には８
個のラッチR1〜R8にて構成されており、同期がとれた場
合に各フレーム同期パターン検出部21〜2Nから出力され
ている出力信号PAT-１〜PAT-Ｎをフレーム周期に同期し
てそれぞれのラッチR1〜R8にラッチすることにより、そ
の時点のフレーム同期パターンを認識している。この並
列同期パターン認識部４にラッチされている値はＮビッ
ト並列信号としてパターンセレクタ８, チャネル切替え
回路10及びパターン異常監視部11へ与えられる。なお、
この並列同期パターン認識部４のＮビット出力は同期状
態が維持されている間は固定される。
個のラッチR1〜R8にて構成されており、同期がとれた場
合に各フレーム同期パターン検出部21〜2Nから出力され
ている出力信号PAT-１〜PAT-Ｎをフレーム周期に同期し
てそれぞれのラッチR1〜R8にラッチすることにより、そ
の時点のフレーム同期パターンを認識している。この並
列同期パターン認識部４にラッチされている値はＮビッ
ト並列信号としてパターンセレクタ８, チャネル切替え
回路10及びパターン異常監視部11へ与えられる。なお、
この並列同期パターン認識部４のＮビット出力は同期状
態が維持されている間は固定される。
【０００６】ORゲート５は各フレーム同期パターン検出
部21〜2Nの出力信号PAT-１〜PAT-ＮのOR信号をとること
により、任意の時点のフレーム同期パターン検出結果を
監視しており、その結果を同期検出部６に与えている。
この同期検出部６にはフレームカウンタ７からフレーム
パルスFPが与えられており、ORゲート５の出力を監視す
ることによりフレームパルスFPとの位相不一致によるカ
ウンタ動作停止等の制御を行う。
部21〜2Nの出力信号PAT-１〜PAT-ＮのOR信号をとること
により、任意の時点のフレーム同期パターン検出結果を
監視しており、その結果を同期検出部６に与えている。
この同期検出部６にはフレームカウンタ７からフレーム
パルスFPが与えられており、ORゲート５の出力を監視す
ることによりフレームパルスFPとの位相不一致によるカ
ウンタ動作停止等の制御を行う。
【０００７】パターンセレクタ８には前述の各フレーム
同期パターン検出部21〜2Nの出力と並列同期パターン認
識部４からのＮビット出力とが入力されており、両者、
即ち同期がとれていた時点のフレーム同期パターン検出
結果とそれ以降の任意時点のフレーム同期パターン検出
結果とを比較して並列同期パターンを監視し、不一致の
場合はエラー信号ESを保護回路９に与えている。保護回
路９では並列同期パターンの監視の結果、同期が外れた
場合には同期外れ信号OOF を外部へ出力すると共に、同
期検出部６及び並列同期パターン認識部４へも出力して
いる。
同期パターン検出部21〜2Nの出力と並列同期パターン認
識部４からのＮビット出力とが入力されており、両者、
即ち同期がとれていた時点のフレーム同期パターン検出
結果とそれ以降の任意時点のフレーム同期パターン検出
結果とを比較して並列同期パターンを監視し、不一致の
場合はエラー信号ESを保護回路９に与えている。保護回
路９では並列同期パターンの監視の結果、同期が外れた
場合には同期外れ信号OOF を外部へ出力すると共に、同
期検出部６及び並列同期パターン認識部４へも出力して
いる。
【０００８】チャネル切替え回路10は同期状態において
固定されている並列同期パターン認識部４の出力に従っ
てシフトレジスタ１へのＮ並列の入力データID１〜IDＮ
を並び替えて出力する。またパターン異常監視部11は並
列同期パターンである並列同期パターン認識部４の出力
を監視しており、初期状態においてそれが禁止状態に陥
ることを抑止する。
固定されている並列同期パターン認識部４の出力に従っ
てシフトレジスタ１へのＮ並列の入力データID１〜IDＮ
を並び替えて出力する。またパターン異常監視部11は並
列同期パターンである並列同期パターン認識部４の出力
を監視しており、初期状態においてそれが禁止状態に陥
ることを抑止する。
【０００９】次に、上述のような構成の従来の並列形フ
レーム同期回路の動作について、図２のタイムチャート
を参照して説明する。なお、図２のタイムチャートは前
方５段，後方２段、即ち５フレーム連続して同期検出が
行われない場合に同期外れと判定し、２フレーム連続し
て同期検出された場合に同期がとれていると判定する方
式を採っている。
レーム同期回路の動作について、図２のタイムチャート
を参照して説明する。なお、図２のタイムチャートは前
方５段，後方２段、即ち５フレーム連続して同期検出が
行われない場合に同期外れと判定し、２フレーム連続し
て同期検出された場合に同期がとれていると判定する方
式を採っている。
【００１０】図２(a) は基本クロックであり、図１に示
されている装置全体はこの基本クロックに同期して動作
する。
されている装置全体はこの基本クロックに同期して動作
する。
【００１１】いま、並列パターン”８”（図５参照）が
並列同期パターン認識部４により認識されているとする
と、図２(e) に示されているように、並列同期パターン
認識部４の８個のラッチR1〜R8の内のラッチR1〜R7に”
０”が、ラッチR8に”１”がラッチされていることにな
る。ところで、図２(b) に示されているフレームパター
ン検出結果は、図２(c) に示されているフレームパルス
FPに同期してパターン検出があれば（破線で示されてい
る部分に実線で示されるパルスが出現すれば）同期検出
となる。しかし、図２の第１フレームF1ではフレームパ
ルスFPと同期していないタイミングで並列パターン”
１”が検出され、第２フレームF2では同じく”８”が検
出されているとする。そして、第３フレームF3では全く
パターン検出は行われていない。ここで、図２の第１フ
レームがフレーム同期が検出されなくなってから第３番
目のフレームであるとすると、第１フレームF1は前方３
段目に相当する。
並列同期パターン認識部４により認識されているとする
と、図２(e) に示されているように、並列同期パターン
認識部４の８個のラッチR1〜R8の内のラッチR1〜R7に”
０”が、ラッチR8に”１”がラッチされていることにな
る。ところで、図２(b) に示されているフレームパター
ン検出結果は、図２(c) に示されているフレームパルス
FPに同期してパターン検出があれば（破線で示されてい
る部分に実線で示されるパルスが出現すれば）同期検出
となる。しかし、図２の第１フレームF1ではフレームパ
ルスFPと同期していないタイミングで並列パターン”
１”が検出され、第２フレームF2では同じく”８”が検
出されているとする。そして、第３フレームF3では全く
パターン検出は行われていない。ここで、図２の第１フ
レームがフレーム同期が検出されなくなってから第３番
目のフレームであるとすると、第１フレームF1は前方３
段目に相当する。
【００１２】図２(f) に示されているエラー信号ESはパ
ターンセレクタ８から保護回路９への入力信号である。
このエラー信号ESは、図２(b) に示されているフレーム
パターン検出結果と図２(e) に示されているパターン認
識とが一致していればローレベルになる。即ち、並列同
期パターン認識部４にラッチされているパターン認識は
同期がとれている状態が継続している間は固定されてお
り、これとフレームパルスFPに同期してフレーム同期パ
ターン検出部21〜2Nからパターンセレクタ８に与えられ
る各時点のフレーム同期パターンの検出結果とが一致し
ている場合にのみパターンセレクタ８からローレベル信
号が出力される。
ターンセレクタ８から保護回路９への入力信号である。
このエラー信号ESは、図２(b) に示されているフレーム
パターン検出結果と図２(e) に示されているパターン認
識とが一致していればローレベルになる。即ち、並列同
期パターン認識部４にラッチされているパターン認識は
同期がとれている状態が継続している間は固定されてお
り、これとフレームパルスFPに同期してフレーム同期パ
ターン検出部21〜2Nからパターンセレクタ８に与えられ
る各時点のフレーム同期パターンの検出結果とが一致し
ている場合にのみパターンセレクタ８からローレベル信
号が出力される。
【００１３】そして、このエラー信号ESは図２(c) に示
されているフレームパルスFPと同期している図２(g) に
示されている保護回路読込エッジのタイミングで保護回
路９に読込まれるが、その際にエラー信号ESがハイレベ
ルであればエラー状態、即ち同期がとれていないことを
意味している。しかし、前述のように５フレーム連続し
て同期検出が行われない場合に同期外れと判定するの
で、図２の第３フレームF3でその５フレーム目、即ち前
方５段目になって図２(h) に示されている保護回路９の
出力信号である同期外れ信号OOF がアクティブ (ハイレ
ベル)になる。
されているフレームパルスFPと同期している図２(g) に
示されている保護回路読込エッジのタイミングで保護回
路９に読込まれるが、その際にエラー信号ESがハイレベ
ルであればエラー状態、即ち同期がとれていないことを
意味している。しかし、前述のように５フレーム連続し
て同期検出が行われない場合に同期外れと判定するの
で、図２の第３フレームF3でその５フレーム目、即ち前
方５段目になって図２(h) に示されている保護回路９の
出力信号である同期外れ信号OOF がアクティブ (ハイレ
ベル)になる。
【００１４】このようにして同期外れ信号OOF がアクテ
ィブになると同時に、同期検出部６からフレームカウン
タ７へ与えられている図２(i)に示されているようなフ
レームカウンタ禁止信号がアクティブ (ハイレベル) に
なってフレームカウンタ７を停止させる。これにより図
２(c) に示されているように、フレームパルスFPは前方
５段目に相当する図２の第３フレームF3からハンティン
グ状態に入る。
ィブになると同時に、同期検出部６からフレームカウン
タ７へ与えられている図２(i)に示されているようなフ
レームカウンタ禁止信号がアクティブ (ハイレベル) に
なってフレームカウンタ７を停止させる。これにより図
２(c) に示されているように、フレームパルスFPは前方
５段目に相当する図２の第３フレームF3からハンティン
グ状態に入る。
【００１５】フレームパルスFPがハンティング状態に入
ると、図２(d) に示されているように、並列同期パター
ン認識部４のラッチ信号がアクティブになって図２(b)
に示されているフレームパターン検出結果がラッチ信号
に同期して並列同期パターン認識部４の各ラッチR1〜R8
にラッチされる。図２の例では、第４フレームF4におい
て並列パターン”７”が同期検出されており、これが並
列同期パターン認識部４にラッチされてラッチR1〜R6及
びR8が”０”を、ラッチR7が”１”をラッチする。この
ように同期パターンが検出された図２の第４フレームが
後方１段目に相当する。
ると、図２(d) に示されているように、並列同期パター
ン認識部４のラッチ信号がアクティブになって図２(b)
に示されているフレームパターン検出結果がラッチ信号
に同期して並列同期パターン認識部４の各ラッチR1〜R8
にラッチされる。図２の例では、第４フレームF4におい
て並列パターン”７”が同期検出されており、これが並
列同期パターン認識部４にラッチされてラッチR1〜R6及
びR8が”０”を、ラッチR7が”１”をラッチする。この
ように同期パターンが検出された図２の第４フレームが
後方１段目に相当する。
【００１６】第４フレームF4においてフレーム同期パタ
ーンが検出されたことにより、図２(i) に示されている
フレームカウンタ禁止信号は解除されて図２(c) に示さ
れているようにフレームパルスFPが再度発生されるよう
になる。
ーンが検出されたことにより、図２(i) に示されている
フレームカウンタ禁止信号は解除されて図２(c) に示さ
れているようにフレームパルスFPが再度発生されるよう
になる。
【００１７】そして、次の図２の第５フレームF5におい
ても第４フレームF4と同様に並列パターン”７”が同期
検出されれば、図２(e) に示されている並列同期パター
ン認識部４にラッチされているパターン認識と一致する
ので、図２(f) に示されているエラー信号ESはローレベ
ルになってエラー発生状態でないことを示す。この図２
の第５フレームF5は後方２段目に相当するので、保護回
路９は図２(h) に示されている同期外れ信号OOF をノン
アクティブ（ローレベル）に転じさせて同期がとれてい
ることを示す。
ても第４フレームF4と同様に並列パターン”７”が同期
検出されれば、図２(e) に示されている並列同期パター
ン認識部４にラッチされているパターン認識と一致する
ので、図２(f) に示されているエラー信号ESはローレベ
ルになってエラー発生状態でないことを示す。この図２
の第５フレームF5は後方２段目に相当するので、保護回
路９は図２(h) に示されている同期外れ信号OOF をノン
アクティブ（ローレベル）に転じさせて同期がとれてい
ることを示す。
【００１８】
【発明が解決しようとする課題】以上のように従来の並
列形フレーム同期回路では、複数のラッチにより構成さ
れる並列同期パターン認識部，パターンセレクタ及びパ
ターン異常監視部等が入力データの並列数Ｎに正比例し
た回路規模を有するので、入力データの並列数Ｎの増加
に伴って並列同期パターン認識部，パターンセレクタ及
びパターン異常監視部のそれぞれを構成するゲート数が
増加する。従って、入力データの並列数Ｎが増加するに
伴って回路規模が拡大するという問題がある。
列形フレーム同期回路では、複数のラッチにより構成さ
れる並列同期パターン認識部，パターンセレクタ及びパ
ターン異常監視部等が入力データの並列数Ｎに正比例し
た回路規模を有するので、入力データの並列数Ｎの増加
に伴って並列同期パターン認識部，パターンセレクタ及
びパターン異常監視部のそれぞれを構成するゲート数が
増加する。従って、入力データの並列数Ｎが増加するに
伴って回路規模が拡大するという問題がある。
【００１９】本発明はこのような事情に鑑みてなされた
ものであり、入力データの並列数Ｎが増加した場合に
も、回路規模の拡大を比較的小規模に抑制し得る並列形
フレーム同期回路の提供を目的とする。
ものであり、入力データの並列数Ｎが増加した場合に
も、回路規模の拡大を比較的小規模に抑制し得る並列形
フレーム同期回路の提供を目的とする。
【００２０】
【課題を解決するための手段】本発明の並列形フレーム
同期回路は、端的にはフレーム同期パターンのビット数
に相当する並列信号を同時監視することにより得られる
フレーム同期パターン検出結果を２進化符号に変換する
変換手段としてのエンコーダを備えている。また、本発
明の並列形フレーム同期回路は、上述のエンコーダの２
進化符号出力と同期検出結果とに従ってフレーム周期に
同期して同期保護する手段を備えている。
同期回路は、端的にはフレーム同期パターンのビット数
に相当する並列信号を同時監視することにより得られる
フレーム同期パターン検出結果を２進化符号に変換する
変換手段としてのエンコーダを備えている。また、本発
明の並列形フレーム同期回路は、上述のエンコーダの２
進化符号出力と同期検出結果とに従ってフレーム周期に
同期して同期保護する手段を備えている。
【００２１】以下、具体的に説明する。
【００２２】図３は本発明の並列形フレーム同期回路の
原理的構成を示すブロック図である。
原理的構成を示すブロック図である。
【００２３】図３において、参照符号１，６，７，９は
前述の図１のブロック図にその構成例が示されている従
来例と同様にそれぞれシフトレジスタ，同期検出部，フ
レームカウンタ及び保護回路であり、参照符号２は従来
例のフレーム同期パターン検出部21〜2Nを単純化して示
している。また、参照符号15はフレーム同期パターン検
出結果を２進化符号に変換する変換手段としてのエンコ
ーダであり、フレーム同期パターン検出部２のＮビット
出力をエンコードしてＫビット（Ｎ＝２K 、但しＮ＞
Ｋ）の２進化符号に変換する。このエンコーダ15の出力
は図１に示されている従来例の並列同期パターン認識部
４に相当するパターン監視部４に与えられている。
前述の図１のブロック図にその構成例が示されている従
来例と同様にそれぞれシフトレジスタ，同期検出部，フ
レームカウンタ及び保護回路であり、参照符号２は従来
例のフレーム同期パターン検出部21〜2Nを単純化して示
している。また、参照符号15はフレーム同期パターン検
出結果を２進化符号に変換する変換手段としてのエンコ
ーダであり、フレーム同期パターン検出部２のＮビット
出力をエンコードしてＫビット（Ｎ＝２K 、但しＮ＞
Ｋ）の２進化符号に変換する。このエンコーダ15の出力
は図１に示されている従来例の並列同期パターン認識部
４に相当するパターン監視部４に与えられている。
【００２４】
【作用】このような構成では、同期検出部６では、エン
コーダ15のＫビット出力を各フレーム周期において取込
み、フレーム同期パターン検出部２の出力と比較するこ
とにより同期検出を行う。この同期検出の結果はパター
ン監視部４及び保護回路９に与えられている。パターン
監視部４ではフレーム同期パターン検出部２の出力信号
を監視することによりエラー発生を検知し、エラー発生
が検知された場合にはエラー信号を保護回路９へ与え
る。保護回路９ではパターン監視部４から与えられてい
るエラー信号とフレーム周期とが同期していれば同期外
れとして回路保護を行う。
コーダ15のＫビット出力を各フレーム周期において取込
み、フレーム同期パターン検出部２の出力と比較するこ
とにより同期検出を行う。この同期検出の結果はパター
ン監視部４及び保護回路９に与えられている。パターン
監視部４ではフレーム同期パターン検出部２の出力信号
を監視することによりエラー発生を検知し、エラー発生
が検知された場合にはエラー信号を保護回路９へ与え
る。保護回路９ではパターン監視部４から与えられてい
るエラー信号とフレーム周期とが同期していれば同期外
れとして回路保護を行う。
【００２５】従って、従来例ではフレーム同期パターン
検出部２のＮビット出力を複数のラッチで構成される並
列同期パターン認識部でラッチしてそのままＮビットの
信号として同期検出部６等に与えていたのが、本発明で
はＮビットの信号をＫビットにエンコードしてパターン
監視部４に与えるため、回路規模が縮小される。
検出部２のＮビット出力を複数のラッチで構成される並
列同期パターン認識部でラッチしてそのままＮビットの
信号として同期検出部６等に与えていたのが、本発明で
はＮビットの信号をＫビットにエンコードしてパターン
監視部４に与えるため、回路規模が縮小される。
【００２６】
【実施例】以下、本発明をその実施例を示す図面に基づ
いて詳述する。
いて詳述する。
【００２７】図４は本発明の並列形フレーム同期回路の
構成例を示すブロック図である。なお、図４において従
来例の構成を示す図１と同一の参照符号は同一または相
当部分を示している。
構成例を示すブロック図である。なお、図４において従
来例の構成を示す図１と同一の参照符号は同一または相
当部分を示している。
【００２８】図４において、参照符号１はシフトレジス
タであり、Ｎ並列の信号それぞれの入力データID１〜ID
Ｎが入力される。シフトレジスタ１は入力される各入力
データID１〜IDＮの所定ビット数を順次シフトしつつ保
持し、それぞれをフレーム同期パターン検出部21〜2N及
びチャネル切替え回路10に与えている。
タであり、Ｎ並列の信号それぞれの入力データID１〜ID
Ｎが入力される。シフトレジスタ１は入力される各入力
データID１〜IDＮの所定ビット数を順次シフトしつつ保
持し、それぞれをフレーム同期パターン検出部21〜2N及
びチャネル切替え回路10に与えている。
【００２９】各フレーム同期パターン検出部21〜2Nはそ
れぞれ、シフトレジスタ１に保持されている所定ビット
数中にフレーム同期パターンが含まれているか否かを監
視しており、フレーム同期パターンを検出していない場
合には信号”０”を、検出している場合には信号”１”
を出力する。これらの各フレーム同期パターン検出部21
〜2Nの出力PTN-1 〜PTN-8 はエンコーダ15及びＮ入力の
ORゲート５に与えられている。
れぞれ、シフトレジスタ１に保持されている所定ビット
数中にフレーム同期パターンが含まれているか否かを監
視しており、フレーム同期パターンを検出していない場
合には信号”０”を、検出している場合には信号”１”
を出力する。これらの各フレーム同期パターン検出部21
〜2Nの出力PTN-1 〜PTN-8 はエンコーダ15及びＮ入力の
ORゲート５に与えられている。
【００３０】エンコーダ15は各フレーム同期パターン検
出部21〜2Nの出力信号PTN-1 〜PTN-8 をエンコードして
Ｋビットの２進化符号に変換する。このエンコーダ15に
より得られた２進化符号はＫビット並列信号としてパタ
ーン監視部４へ与えられ、パターン監視部４では後述す
るクロックCKA に同期して取り込んでいる。なお、この
クロックCKA は基本的にはフレームパルスFPに同期して
いる。
出部21〜2Nの出力信号PTN-1 〜PTN-8 をエンコードして
Ｋビットの２進化符号に変換する。このエンコーダ15に
より得られた２進化符号はＫビット並列信号としてパタ
ーン監視部４へ与えられ、パターン監視部４では後述す
るクロックCKA に同期して取り込んでいる。なお、この
クロックCKA は基本的にはフレームパルスFPに同期して
いる。
【００３１】ORゲート５は各フレーム同期パターン検出
部21〜2Nの出力信号PTN-1 〜PTN-8のOR信号をとること
により、任意の時点のフレーム同期パターンを検出して
おり、その結果を同期検出部６及び保護回路９に与えて
いる。この同期検出部６にはフレームカウンタ７からフ
レームパルスFPが与えられており、ORゲート５の出力を
監視することによりフレームパルスFPとの位相不一致に
よるカウンタ動作停止等の制御を行う。
部21〜2Nの出力信号PTN-1 〜PTN-8のOR信号をとること
により、任意の時点のフレーム同期パターンを検出して
おり、その結果を同期検出部６及び保護回路９に与えて
いる。この同期検出部６にはフレームカウンタ７からフ
レームパルスFPが与えられており、ORゲート５の出力を
監視することによりフレームパルスFPとの位相不一致に
よるカウンタ動作停止等の制御を行う。
【００３２】パターン監視部４は前述のようにクロック
CKA に同期してエンコーダ15によるエンコード結果であ
るＫビットの２進化符号をラッチし、また上述のように
ORゲート５が任意の時点で検出しているフレーム同期パ
ターンを入力している。そして、パターン監視部４は両
者を比較して並列同期パターンを監視し、不一致の場合
はエラー信号ESを保護回路９に与えている。保護回路９
では並列同期パターンの監視の結果、同期が外れた場合
には同期外れ信号OOF を外部へ出力すると共に、同期検
出部６及びラッチ回路４へも出力している。
CKA に同期してエンコーダ15によるエンコード結果であ
るＫビットの２進化符号をラッチし、また上述のように
ORゲート５が任意の時点で検出しているフレーム同期パ
ターンを入力している。そして、パターン監視部４は両
者を比較して並列同期パターンを監視し、不一致の場合
はエラー信号ESを保護回路９に与えている。保護回路９
では並列同期パターンの監視の結果、同期が外れた場合
には同期外れ信号OOF を外部へ出力すると共に、同期検
出部６及びラッチ回路４へも出力している。
【００３３】チャネル切替え回路10はこのパターン監視
部４の監視結果に従ってシフトレジスタ１へのＮ並列の
入力データID１〜IDＮを並び替えて出力する。
部４の監視結果に従ってシフトレジスタ１へのＮ並列の
入力データID１〜IDＮを並び替えて出力する。
【００３４】図５は上述のパターン監視部４の具体的な
構成を示す回路図である。
構成を示す回路図である。
【００３５】このパターン監視部４はエンコーダ15のＫ
ビットの出力（本実施例では入力データは８並列である
ので、Ｋ＝３）BC01, BC02,BC04と、後述する二つのク
ロックCKA, CKBとを入力とし、３ビットのパターン監視
結果信号XOOP1, XOOP2, XOOP3 と、３ビットの並列同期
パターン２進化状態信号XPBC01, XPBC02, XPBC04とを出
力する。
ビットの出力（本実施例では入力データは８並列である
ので、Ｋ＝３）BC01, BC02,BC04と、後述する二つのク
ロックCKA, CKBとを入力とし、３ビットのパターン監視
結果信号XOOP1, XOOP2, XOOP3 と、３ビットの並列同期
パターン２進化状態信号XPBC01, XPBC02, XPBC04とを出
力する。
【００３６】具体的には、エンコーダ15の３ビット出力
BC01, BC02, BC04はそれぞれD-フリップフロップ191, 1
92, 193 のＤ端子に入力され、クロックCKA が各D-フリ
ップフロップ191, 192, 193 のクロック(CK)端子に入力
されている。また、各D-フリップフロップ191, 192, 19
3 のＱ端子出力がEXORゲート197, 198, 199 それぞれの
一方の入力端子及びD-フリップフロップ194, 195, 196
それぞれのＤ端子に入力されている。そして、D-フリッ
プフロップ194, 195, 196 のＱ端子出力がEXORゲート19
7, 198, 199 それぞれの他方の入力端子に入力されてお
り、これらのEXORゲート197, 198, 199 それぞれの出力
がパターン監視結果信号XOOP1, XOOP2,XOOP3 になって
いる。また各D-フリップフロップ194, 195, 196 の#Q端
子出力が各並列同期パターン２進化状態信号XPBC01, XP
BC02, XPBC04になっている。なおここで、「＃」は反転
信号を意味している。
BC01, BC02, BC04はそれぞれD-フリップフロップ191, 1
92, 193 のＤ端子に入力され、クロックCKA が各D-フリ
ップフロップ191, 192, 193 のクロック(CK)端子に入力
されている。また、各D-フリップフロップ191, 192, 19
3 のＱ端子出力がEXORゲート197, 198, 199 それぞれの
一方の入力端子及びD-フリップフロップ194, 195, 196
それぞれのＤ端子に入力されている。そして、D-フリッ
プフロップ194, 195, 196 のＱ端子出力がEXORゲート19
7, 198, 199 それぞれの他方の入力端子に入力されてお
り、これらのEXORゲート197, 198, 199 それぞれの出力
がパターン監視結果信号XOOP1, XOOP2,XOOP3 になって
いる。また各D-フリップフロップ194, 195, 196 の#Q端
子出力が各並列同期パターン２進化状態信号XPBC01, XP
BC02, XPBC04になっている。なおここで、「＃」は反転
信号を意味している。
【００３７】図６は本実施例のような入力データの並列
数Ｎが８である場合の同期パターンの検出状態とフレー
ム同期パターン検出結果信号との関係を示している。本
実施例では入力データの並列数Ｎが８であるため、各フ
レーム同期パターン検出部21〜2Nで検出される信号PTN-
1 〜PTN-8の状態は一つのみが”１”で他が”０”の状
態”１”〜”８”での８通りと、フレーム同期パターン
が検出されないオール”０”の状態”９”との合計９通
りになる。
数Ｎが８である場合の同期パターンの検出状態とフレー
ム同期パターン検出結果信号との関係を示している。本
実施例では入力データの並列数Ｎが８であるため、各フ
レーム同期パターン検出部21〜2Nで検出される信号PTN-
1 〜PTN-8の状態は一つのみが”１”で他が”０”の状
態”１”〜”８”での８通りと、フレーム同期パターン
が検出されないオール”０”の状態”９”との合計９通
りになる。
【００３８】図７は上述の信号PTN-1 〜PTN-8 をエンコ
ーダ15でエンコードして２進化符号に変換した場合の結
果を示している。なお、本実施例では入力データの並列
数Ｎが８であるのでBCO1, BCO2及びBCO4の3(＝K)ビット
でエンコードしている。
ーダ15でエンコードして２進化符号に変換した場合の結
果を示している。なお、本実施例では入力データの並列
数Ｎが８であるのでBCO1, BCO2及びBCO4の3(＝K)ビット
でエンコードしている。
【００３９】次に、上述のような構成の本発明の並列形
フレーム同期回路の動作について、図８のタイムチャー
トを参照して説明する。なお、図８のタイムチャートは
前方５段，後方２段、即ち５フレーム連続して同期検出
が行われない場合に同期外れと判定し、２フレーム連続
して同期検出された場合に同期がとれていると判定する
方式を採っている。
フレーム同期回路の動作について、図８のタイムチャー
トを参照して説明する。なお、図８のタイムチャートは
前方５段，後方２段、即ち５フレーム連続して同期検出
が行われない場合に同期外れと判定し、２フレーム連続
して同期検出された場合に同期がとれていると判定する
方式を採っている。
【００４０】図８(a) は基本クロックであり、本装置全
体はこの基本クロックに同期して動作する。
体はこの基本クロックに同期して動作する。
【００４１】また、図８(d) に示されているクロックCK
A はフレームパルスFPがハンティング状態でない場合に
発生する。そして、フレーム同期パターン検出部21〜2N
により検出されてエンコーダ15によりエンコードされて
いる並列同期パターンがこのクロックCKA に同期してパ
ターン監視部４にラッチされる。
A はフレームパルスFPがハンティング状態でない場合に
発生する。そして、フレーム同期パターン検出部21〜2N
により検出されてエンコーダ15によりエンコードされて
いる並列同期パターンがこのクロックCKA に同期してパ
ターン監視部４にラッチされる。
【００４２】図８(f) に示されているクロックCKB は同
期はずれの期間においてフレームパルスFPのハンティン
グ状態が終了した次のフレームからフレームパルスFPに
同期して発生し、同期がとれた後は発生されない。そし
て、このクロックCKB に同期してフレーム同期パターン
検出部21〜2Nにより検出されている並列同期パターンが
エンコーダ15によりエンコードされてラッチされる。
期はずれの期間においてフレームパルスFPのハンティン
グ状態が終了した次のフレームからフレームパルスFPに
同期して発生し、同期がとれた後は発生されない。そし
て、このクロックCKB に同期してフレーム同期パターン
検出部21〜2Nにより検出されている並列同期パターンが
エンコーダ15によりエンコードされてラッチされる。
【００４３】いま、並列パターン”８(000) ”が認識さ
れているとすると、図８(f) に示されているクロックCK
B によるパターン監視部４の各フリップフロップ194, 1
95,196 の#Q端子出力である各並列同期パターン２進化
状態信号XPBC01, XPBC02, XPBC04は図８(g) に示されて
いるように”０００”になっている。
れているとすると、図８(f) に示されているクロックCK
B によるパターン監視部４の各フリップフロップ194, 1
95,196 の#Q端子出力である各並列同期パターン２進化
状態信号XPBC01, XPBC02, XPBC04は図８(g) に示されて
いるように”０００”になっている。
【００４４】ところで、図８(b) に示されているフレー
ムパターン検出結果は、図８(c) に示されているフレー
ムパルスFPに同期してパターン検出があれば（破線で示
されている部分にパルスが出現すれば）同期検出にな
る。しかし、図８の第１フレームF1ではフレームパルス
FPと同期していないタイミングで並列パターン”１”が
検出され、第２フレームF2では同じく”８”が検出され
ているとする。そして、第３フレームF3では全くパター
ン検出は行われていない。ここで、図８の第１フレーム
がフレーム同期が検出されなくなってから第３番目のフ
レームであるとすると、第１フレームF1は前方３段目に
相当する。
ムパターン検出結果は、図８(c) に示されているフレー
ムパルスFPに同期してパターン検出があれば（破線で示
されている部分にパルスが出現すれば）同期検出にな
る。しかし、図８の第１フレームF1ではフレームパルス
FPと同期していないタイミングで並列パターン”１”が
検出され、第２フレームF2では同じく”８”が検出され
ているとする。そして、第３フレームF3では全くパター
ン検出は行われていない。ここで、図８の第１フレーム
がフレーム同期が検出されなくなってから第３番目のフ
レームであるとすると、第１フレームF1は前方３段目に
相当する。
【００４５】図８(h) に示されているエラー信号ESはパ
ターン監視部４から保護回路９への入力信号である。こ
のエラー信号ESは、図８(b) に示されているフレームパ
ターン検出結果である３ビットの信号XOOP1, XOOP2, XO
OP3 と、同期検出部６の出力とのNAND信号であり、図８
(g) に示されているクロックCKB によるパターン認識と
が一致していればローレベルになる。そして、このエラ
ー信号ESは図８(c) に示されているフレームパルスFPと
同期している図８(i) に示されている保護回路読込エッ
ジのタイミングで保護回路９に読込まれるが、その際に
エラー信号ESがハイレベルであればエラー状態、即ち同
期がとれていないことを意味している。しかし、前述の
ように５フレーム連続して同期検出が行われない場合に
同期外れと判定するので、図８の第３フレームF3でその
５フレーム目、即ち前方５段目になって図８(j) に示さ
れている保護回路９の出力信号である同期外れ信号OOF
がアクティブ (ハイレベル) になる。
ターン監視部４から保護回路９への入力信号である。こ
のエラー信号ESは、図８(b) に示されているフレームパ
ターン検出結果である３ビットの信号XOOP1, XOOP2, XO
OP3 と、同期検出部６の出力とのNAND信号であり、図８
(g) に示されているクロックCKB によるパターン認識と
が一致していればローレベルになる。そして、このエラ
ー信号ESは図８(c) に示されているフレームパルスFPと
同期している図８(i) に示されている保護回路読込エッ
ジのタイミングで保護回路９に読込まれるが、その際に
エラー信号ESがハイレベルであればエラー状態、即ち同
期がとれていないことを意味している。しかし、前述の
ように５フレーム連続して同期検出が行われない場合に
同期外れと判定するので、図８の第３フレームF3でその
５フレーム目、即ち前方５段目になって図８(j) に示さ
れている保護回路９の出力信号である同期外れ信号OOF
がアクティブ (ハイレベル) になる。
【００４６】このようにして同期外れ信号OOF がアクテ
ィブになると同時に同期検出部６からフレームカウンタ
７へ与えられている図８(k) に示されているようなフレ
ームカウンタ禁止信号がアクティブ (ハイレベル) にな
ってフレームカウンタ７を停止する。これにより図８
(c)に示されているように、フレームパルスFPは前方５
段目に相当する図８の第３フレームF3からハンティング
状態に入る。
ィブになると同時に同期検出部６からフレームカウンタ
７へ与えられている図８(k) に示されているようなフレ
ームカウンタ禁止信号がアクティブ (ハイレベル) にな
ってフレームカウンタ７を停止する。これにより図８
(c)に示されているように、フレームパルスFPは前方５
段目に相当する図８の第３フレームF3からハンティング
状態に入る。
【００４７】フレームパルスFPがハンティング状態に入
ると、図８(d) に示されているクロックCKA によるパタ
ーン監視部４の認識結果が出力されるが、この際、フレ
ーム同期パターンが検出されていれば、それが図８(e)
に示されているように出力される。図８の例では、第４
フレームF4において並列パターン”７(111) ”が同期検
出されており、これがクロックCKA による監視結果とし
て出力される。この図８の第４フレームが後方１段目に
相当する。
ると、図８(d) に示されているクロックCKA によるパタ
ーン監視部４の認識結果が出力されるが、この際、フレ
ーム同期パターンが検出されていれば、それが図８(e)
に示されているように出力される。図８の例では、第４
フレームF4において並列パターン”７(111) ”が同期検
出されており、これがクロックCKA による監視結果とし
て出力される。この図８の第４フレームが後方１段目に
相当する。
【００４８】第４フレームF4においてフレーム同期パタ
ーンが検出されたことにより、図８(k) に示されている
フレームカウンタ禁止信号は解除されて図８(c) に示さ
れているようにフレームパルスFPが再度発生されるよう
になる。
ーンが検出されたことにより、図８(k) に示されている
フレームカウンタ禁止信号は解除されて図８(c) に示さ
れているようにフレームパルスFPが再度発生されるよう
になる。
【００４９】そして、次の図８の第５フレームF5におい
ても第４フレームF4と同様に並列パターン”７”同期検
出されれば、図８(f) に示されているようにクロックCK
B による監視結果もパターン”７(111) ”となってクロ
ックCKA によるパターン認識と一致するので、図８(h)
に示されているエラー信号ESはローレベルになってエラ
ー発生状態でないことを示す。この図８の第５フレーム
F5は後方２段目に相当するので、保護回路９は図８(j)
に示されている同期外れ信号OOF をノンアクティブ（ロ
ーレベル）に転じさせて同期がとれていることを示す。
ても第４フレームF4と同様に並列パターン”７”同期検
出されれば、図８(f) に示されているようにクロックCK
B による監視結果もパターン”７(111) ”となってクロ
ックCKA によるパターン認識と一致するので、図８(h)
に示されているエラー信号ESはローレベルになってエラ
ー発生状態でないことを示す。この図８の第５フレーム
F5は後方２段目に相当するので、保護回路９は図８(j)
に示されている同期外れ信号OOF をノンアクティブ（ロ
ーレベル）に転じさせて同期がとれていることを示す。
【００５０】
【発明の効果】以上に詳述したように本発明の並列形フ
レーム同期回路では、フレーム同期パターン検出結果を
２進化符号に変換するため、たとえば入力データの並列
数がＮであれば状態保持数がＫ（Ｎ＝２K 、但しＮ＞
Ｋ）に減少し、更にパターン監視機能も圧縮される。ま
た、並列同期パターンの初期状態時の禁止状態解除を目
的とするパターン異常監視機能が削除される。
レーム同期回路では、フレーム同期パターン検出結果を
２進化符号に変換するため、たとえば入力データの並列
数がＮであれば状態保持数がＫ（Ｎ＝２K 、但しＮ＞
Ｋ）に減少し、更にパターン監視機能も圧縮される。ま
た、並列同期パターンの初期状態時の禁止状態解除を目
的とするパターン異常監視機能が削除される。
【図１】従来の並列形フレーム同期回路の構成を示すブ
ロック図である。
ロック図である。
【図２】従来の並列形フレーム同期回路の動作を示すタ
イムチャートである。
イムチャートである。
【図３】本発明の並列形フレーム同期回路の原理的構成
を示すブロック図である。
を示すブロック図である。
【図４】本発明の並列形フレーム同期回路の構成を示す
ブロック図である。
ブロック図である。
【図５】パターン監視部の具体的な構成を示す回路図で
ある。
ある。
【図６】入力データの並列数Ｎが８である場合の同期パ
ターンとフレーム同期パターン検出結果信号との関係を
示す模式図である。
ターンとフレーム同期パターン検出結果信号との関係を
示す模式図である。
【図７】図６の信号PTN-1 〜PTN-8 をエンコーダでエン
コードして２進化符号に変換した場合の結果を示す模式
図である。
コードして２進化符号に変換した場合の結果を示す模式
図である。
【図８】本発明の並列形フレーム同期回路の動作を示す
タイムチャートである。
タイムチャートである。
ID１〜IDＮ Ｎ並列の入力信号 PTN-1 〜PTN-N 各入力の検出結果を表すＮビットの
信号 ４ パターン監視部（並列同期パターン認識部） ６ 同期検出部 15 エンコーダ 21〜2N フレーム同期パターン検出部
信号 ４ パターン監視部（並列同期パターン認識部） ６ 同期検出部 15 エンコーダ 21〜2N フレーム同期パターン検出部
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H04L 7/08 H04J 3/06
Claims (2)
- 【請求項１】 Ｎ並列の入力信号（ID１〜IDＮ）それぞ
れについてフレーム同期パターンを検出するフレーム同
期パターン検出部（21〜2N）と、 フレーム同期がとれている状態において前記フレーム同
期パターン検出部（21〜2N）により検出された各入力の
検出結果を表すＮビットの信号(PTN-1〜PTN-N)を保持す
る並列同期パターン認識部(4) とを備えた並列形フレー
ム同期回路において、 前記フレーム同期パターン検出部（21〜2N）により検出
されたＮビットの検出結果の信号(PTN-1〜PTN-N)を２進
化符号に変換する変換手段(15)を備え、 前記並列同期パターン認識部(4) は前記変換手段(15)の
２進化符号出力を保持すべくなしてあることを特徴とす
る並列形フレーム同期回路。 - 【請求項２】 Ｎ並列の入力信号（ID１〜IDＮ）それぞ
れについてフレーム同期パターンを検出するフレーム同
期パターン検出部（21〜2N）と、 フレーム同期がとれている状態において前記フレーム同
期パターン検出部（21〜2N）により検出された各入力の
検出結果を表すＮビットの信号(PTN-1〜PTN-N)を保持す
る並列同期パターン認識部(4) と、 フレーム同期がとれている状態において前記フレーム同
期パターン検出部（21〜2N）により検出された各入力の
検出結果を表すＮビットの信号(PTN-1〜PTN-N)と、各フ
レーム周期における前記フレーム同期パターン検出部
（21〜2N）のＮビットの出力信号(PTN-1〜PTN-N)とを比
較することによりフレーム同期を検出する同期検出部
(6) とを備えた並列形フレーム同期回路において、 前記フレーム同期パターン検出部（21〜2N）により検出
されたＮビットの検出結果の信号(PTN-1〜PTN-N)を２進
化符号に変換する変換手段(15)を備え、 前記並列同期パターン認識部(4) は前記変換手段(15)の
２進化符号出力を保持すべくなしてあり、 前記同期検出部(6) は、同期がとれている状態における
前記変換手段(15)の２進化符号出力と、各フレーム周期
において前記並列同期パターン認識部(4) が保持してい
る２進化符号出力とを比較することによりフレーム同期
をとるべくなしてあることを特徴とする並列形フレーム
同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27080891A JP3163399B2 (ja) | 1991-10-18 | 1991-10-18 | 並列形フレーム同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27080891A JP3163399B2 (ja) | 1991-10-18 | 1991-10-18 | 並列形フレーム同期回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05110555A JPH05110555A (ja) | 1993-04-30 |
| JP3163399B2 true JP3163399B2 (ja) | 2001-05-08 |
Family
ID=17491308
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27080891A Expired - Fee Related JP3163399B2 (ja) | 1991-10-18 | 1991-10-18 | 並列形フレーム同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3163399B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101560659B1 (ko) * | 2013-12-20 | 2015-10-15 | 윤여관 | 조사 방향 조절과 위치 고정이 용이한 조명 조립체 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4653053B2 (ja) * | 2006-10-04 | 2011-03-16 | 日本電信電話株式会社 | フレーム同期方法および装置 |
-
1991
- 1991-10-18 JP JP27080891A patent/JP3163399B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101560659B1 (ko) * | 2013-12-20 | 2015-10-15 | 윤여관 | 조사 방향 조절과 위치 고정이 용이한 조명 조립체 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05110555A (ja) | 1993-04-30 |
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|---|---|---|---|
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