SU1256092A1 - Устройство дл контрол синхронизма воспроизведенных сигналов - Google Patents

Abstract

Изобретение относитс  к технике магнитной записи и позвол ет - уменьшить погрешность контрол . Регистром 6 сдвига формируетс  конт- .рольный сигнал, представл ющий псевдослучайную последовательность, синхронную с входным сигналом. После выпадений или по влений ложных символов во входном сигнале нарушаетс  синхронизм между последним и генерируемым контрольным сигналом. На выходе сумматора 4 формируетс  сигнал ошибки, представл ющий псевдослучайную последовательность, на которую реагирует детектор 7, переключающий триггер 9 и коммутатор 3 дл  повторного ввода в синхронизм регистра 6 сдвига. 1 ил. (Л ю ел О5 о ю ог

Description

Изобретение относитс  к технике магнитной записи,-а именно к устройствам контрол  аппаратуры магнитной записи.

Цель изобретени  - уменьшение погрешности контрол .

На чертеже изображена структурна  схема устройства.

Устройство содержит входную пшну 1 псевдослучайного сигнала, входную шину 2 тактовых импульсов, коммутато 3, первый и второй сумматоры 4 и 5, регистр 6 сдвига, детектор 7 псевдослучайной последовательности, детектор 8 отсутстви  ошибок, триггер 9 и выходную шину 10 сигнала нарушени  синхронизма. Детектор 7 псевдослучайной последовательности содержит регистр 11 сдвига, сумматоры 12 и 13, инвертор 14, элемент ИЛИ 15, элемент И 16 и счетчик 17. Детектор 8 отсутстви  ошибок вьшолнен в виде счетчика 18.

Устройство работает следующим образом.

В первоначальный момент работы устройства нет синхронизма между сигналом , поступающим на входную шину 1 и контрольным сигналом, формируемым регистром 6 сдвига с сумматором 5 (здесь и далее.суммирование ведетс  по модулю два) ,. при этом коммутатор 3 находитс  в положении, показанном ;на чертеже, а на выходе сумматора-4 формируетс  сигнал ошибок, представл ющий собой по структуре псевдослучайную последовательность, период и закон кодообразовани  которой соответствуют входной псевдослучайной последовательности. На выходной сигнал сумматора 4 реагирует детектор 7 сигналом с выхода которого перебрасываетс  триггер 9 и соответственно коммутатор 3. Входным сигналом дитс  в синхронизм регистр 6 сдвига. После записи в регистр 6 безошибочной комбинации исчезает сигнал ошибки с выхода сумматора 4, что фиксируетс  детектором 8 отсутстви  ошибок, выходным сигналом которого возвращаетс  в исходное состо ние триггер 9 и коммутатор 3, после чего регистром 6 сдвига фop iиpyeтc  контрольный сигнал , представл ющий псевдослучайную

последовательность, входным сигналом.

синхронную с

При синхронизме входного цифрового сигнала и генерируемого контрольного

5

0

5

0

5

0

5

0

5

сигнала сигнал ошибок на выходе сумматора 4 отсутствует либо на выходе имеют место одиночные или групповые Символьные ошибки, на которые не реагирует детектор 7 псевдослучайной последовательности.

После выпадений или по влений ложных символов во входном сигнале нарушаетс  синхронизм между последним и генерируемым контрольным сигналом, при этом на выходе сумматора 4 формируетс  сигнал ошибки, представл юш ий псевдослучайную последовательность,, на которую реагирует детектор 7, пе- реключаюш;ий триггер 9 и коммутатор 3 дл  повторного ввода в синхронизм регистра 6 сдвига. Процесс работы повтор етс .

Детектор 7 при поступлении безошибочной последовательности работа ет следуюшим образом. На выходе сумматора 12 устанавливаетс  уровень сигнала , который  вл етс  разрешающим дл  элемента И 16. Разрешающим  вл етс  также сигнал на другом, входе .элемен-. та И 16, так как при безошибочной последовательности есть хот  бы одна единица в регистре 11 сдвига, при этом разрешаетс  счет счетчиком 17 тактовых импульсов. При заполнении сче-гчика формируетс  сигнал, которым переключаетс  триггер 9.

Claims (1)

1. Формула изобретени 

   Устройство дл  контрол  синхронизма воспроизведенных сигналов, содержащее первый сумматор, первый вход которого соединен с входной шиной псевдослучайного сигнала, а вькод подключен к детектору отсутстви  ошибок , регистр сдвига, тактовьй вход которого и тактовый вход де.тектора отсутстви  ошибок подключены к шине тактовых импульсов, второй сумматор, входы которого соединены с выходами регистра сдвига, а выход соединен с вторым входом первого сумматора, о т- личающеес  тем, что, с целью уменьшени  погрешности контрол , оно снабжено детектором псевдослучайной последовательности, триггером и коммутатором, первый сигнальный вход которого соединен с входной шиной псевдослучайного сигнала, . рой - с выходом второго сумматора, выход - с входом регистра сдвига, а управл ющий вход коммутатора соёди .. 312560924

   нен с выходом триггера и выходной тектора псевдослучайной последова- Ш1НОЙ, при этом один вход триггера тельности, а входы последнего подклю- соединен с выходом детектора отсут- чены к выходу первого сумматора и к стви  ошибок, другой - с выходом да- шине тактовых импульсов.