SU1255970A1 - Дискриминатор логических сигналов - Google Patents

Abstract

Изобретение относитс  к вычислительной технике, в частности к средствам контрол  и диагностики неис- правностей логических схем. Цель изобретени  - повышение достоверности . Устройство содержит буферный усилитель 3, инвертор 4, дифференцирукг- щие элементы 5 и 6, триггеры 7 и П, элемент 12 задержки, дешифратор 13 и блок 14 индикации. Введение элементов И 8 и 9 и элемента ИЛИ IО исключает ложные комбинации сигналов на входах дешифратора 13 при распознавании многократных переходов из в 1 tin О и наоборот. 2 ил. с СЛ да/г/

Description

1 1

Изобретение относитс  к вычислительной технике, в частности к средствам контрол  и диагностики неисправностей логических схем.

Цель изобретени  - повьш1ение достоверности за счет исключени  ложных комбинаций сигналов на входах дешифратора при распознавании мно гократных переходов из О в

О в Г- и наоборот.

На фиг.1 изображен дискриминатор логических сигналов; на фиг.2 - виды распознаваемых переходных процессов и соответствующие им комбинации сигналов на входах дешифратора .

Устройство содержит входы и 2 буферньй усилитель 3, инвертор 4, дифференцирующие элементы 5 и 6, триггер 7, элементы И 8 и 9, элемент ИЛИ 10, триггер 11, элемент 12 задержки , дешифратор 13, блок 14 индикации ,вьгход 15 прерывани , вход 16 управлени .

Вход 1 устройства соединен с входом буферного усилител  3. Вход 2 устройства соединен с синхронизирующим входом первого триггера 7, с входом элемента 12 задержки и входом установки в состо ние О второго триггера 11. Выход буферного усилител  3 подключен к информационному входу первого триггера 7, к. входу инвертора 4, к входу дифференцирующего элемента 6 и к четвертому входу дешифратора 13. Пр мой выход первого .триггера 7 соединен с входом элемента И 8 и с входом дешифратора 13, инверсньй выход первого триггера 7 соединен с входом второго элемента И 9. Выход инвертора 4 соединен-с входом дифференцирующего элемента 5 Выход дифференцирующего элемента 5 соединен.с входом элемента И 8. Выход дифференцирующего элемента 6 со динен г входом элемента И 9. Выход элемента И 8 соединен с первым входом элемента ИЛИ 10, к второму входу которого подключен вьгход элемент И 9. , .

Вьгход элемента ИЛИ 10 соединен с входом установки в состо ние 1 втрого триггера 11. Выход элемента 12 задержки и пр мой выход второго тригера 1 1 соединен соответственно с входами дешифратора 13. Вход 16 управлени  соединен с третьим входом дешифратора. Первый выход дешифрато

55970

13 соединен с блоком 14 индикации. Второй выход дешифратора 13 соединен с выходом 15 прерывани  дискриминато- ра.

В качестве первого триггера 7 может быть использован обычный триггер типа D, а в качестве второго триггера 1 1 - триггер типа RS. В качестве дешифратора 13 можно использовать JQ побой дешифратор на четыре информационных входа, имеющий синхровход. В качестве элементов индикации могут примен тьс  печатающие устройства , различные устройства отобра- J5 жени  информации с запоминанием результатов измерений и т.п.

Устройство работает следующим образом .

При распознавании многократного перехода с О на I сигналы на первом , втором и четвертом входах дешифратора 13 должны устанавливатьс  соответственно О, 1, 1 (фиг.2, строка 7).

Дл  распознавани  переходного процесса вход 1 дискриминатора подключаетс  к исследуемой точке схемы. После этого к входам контролируемого устройства прикладываетс  тест, длительность такта которого -., (т.е. интервала времени между соседними изменени ми входных: сигналов исследуемой схемы) выбираетс  из услови 

45

35

Г

где

I,

L- посто нна  времени элемента

12 задержки;

- максимально возможна  продолжительность переходного процесса в исследуемой точке схемы.

С началом приложени  теста на вход 2 подаетс  кратковременный импульс, длительность которого выбираетс  из услови 

ч t.

где

t длительность импульса; врем  от начала приложени  теста ко входам схемы до начала изменени  уровн  сигнала в исследуемой точке.

Этот импульс устанавливает в О второй триггер 11, способствует записи в первый триггер 7 того уровн  сигнала, который имел место в исследуемой точке схемы до его первого

изменени  в очередном такте, в данном случае значение сигнала равно О, и поступает на вход элемента 12 задержки. Изменени  уровн  сигнала в контролируемой точке усиливают- 5 с  буферным усилителем 3 и поступают на вход дифференцирующего элемента 6, а через инвертор 4 на вход дифференцирующего элемента 5. Элементы 5, 6 и инвертор 4 предназначены дл  Ю вы влени  перехода с О на 1 (элемент 6 и с 1 на О (элемент 5 и инвертор 4 j. В случ ае перехода сигнала с уровн  О на уровень 1 на выходе дифференцирующего элемента 6 15 по вл етс  импульс положительной пол рности. Если сигнал измен етс  с 1 на О, то такой импульс по вл етс  на выходе элемента 5.

Так как в исходном состо нии (в 20 начале теста) сигнал в контролируемой точке был равен О, триггер 7 установитс  в состо ние О и на его инверсном выходе установитс  сигнал, равный 1, который подготовит к ера-25 батыванию элемент И 9, а нулевой сигнал на пр мом выходе триггера 7 закроет элемент И 8. Сигнал с выхода дифференцируюп 1его элемента 6 проходит через открытый элемент И 9, эле- зо мент ИЛИ 10 на вход установки в со- сто ние 1 второго триггера 11, перевод  последний в .единичное состо ние . Таким образом, после окончани  переходных процессов к контролируе- 5 мой точке схемы на первом, .втором и четвертом входах дешифратора 13 установ тс  следующие значени : на первом входе, соединенном с выходом г первого триггера 7, - О, на вто- 40 ром, соединенном с выходом второго триггера 11-, - на четвертом, соединенном с выходом буферного усилител  3, - 1. С приходом сигнала с с выхода элемента 12 задердки (сиг- нал задержанного на врем  Т ) на вход синхронизации дешифратора 13 происходит дешифраци  комбинации сигналов на его входах. Сигнал с дешифратора 13 поступает на вход блока 14 jg индикации.

При необходимости распознавани  определенного вида переходного процесса в исследуемой схеме и выдачи сигнала останойки с выхода 15 устройства дешифратор 13 настраиваетс  при помощи входа 16 управлени .

Claims (1)

1. Формула изобретени

   Дискриминатор логических сигналов , соДержаЕЦий буферный усилитель, инвертор, два дифференцирующих элемента , элемент задержки, два триггера , дешифратор, блок индикации, вход которого соединен с первым выходом дешифратора, первый вход которого соединен с пр мым выходом первого триггера, второй вход - с пр мым выходом второго триггера, а третий вход - с .входом управлени , информационный вход дискриминатбра соединен с входом буферного усилител , выход которого соединен с входом первого дифференцирующего .элемента , а через инвертор с входом второго дифференцирующего элемента, второй выход дешифратора соединен с выходом прерьшани  дискриминатора, отличающий с  тем, что, с целью повышени  достоверности за счет исключени  ложных комбинаций сигналов на входах дешифратора при распознавании сигналов, содержащих многократные переходы из,О в , в него введены два элемента И, элемент ИЛИ и вход синхронизации, соединенный с синхровходом первого триггера , с входом сбро.са второго триггера и через элемент задержки с сних ровходом дешифратора, четвертый вход которого соединен с выходом буферного усилител , выходы первого и второго дифференцирующих элементов соединены соответственно с первыми входами первого и второго элементов И, вторые входы которых соедииешл со ответств-енно с инверсным и пр мым выходами первого триггера, информационный вход которого соединен с выходом буферного усилител , выходы элементо.в И соединены с входами элемента ИЛИ,.выход которого соединеи с установочным входом второго триггера , второй триггер выполнен RS - триггером.

   Редактор Н.Данкулич

   Составитель Н.Пом кшева

   Техред И.Попович Корректор М.Пожо

   Заказ 4820/46 Тираж 728Подписное

   ВНИИПИ Государственного комитета СССР

   по делам изобретений и открытий 113035, Москва, Ж-35, Раушска  наб., д. 4/5

   Производственно-полиграфическое предпри тие, г.Ужгород, ул.Проектна ,4

   фиг. 2