JPH0134489B2 - - Google Patents
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- Publication number
- JPH0134489B2 JPH0134489B2 JP58096877A JP9687783A JPH0134489B2 JP H0134489 B2 JPH0134489 B2 JP H0134489B2 JP 58096877 A JP58096877 A JP 58096877A JP 9687783 A JP9687783 A JP 9687783A JP H0134489 B2 JPH0134489 B2 JP H0134489B2
- Authority
- JP
- Japan
- Prior art keywords
- synchronization
- counter
- circuit
- pulse
- hunting
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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- 238000001514 detection method Methods 0.000 description 9
- 230000001360 synchronised effect Effects 0.000 description 6
- 230000005540 biological transmission Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 2
- 230000002860 competitive effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/0602—Systems characterised by the synchronising information used
- H04J3/0605—Special codes used as synchronising signal
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】
技術分野
本発明はPCM通信装置のフレーム同期回路に
おける保護回路に関する。
おける保護回路に関する。
背景技術
PCM通信の分野では、フレームが同期的に繰
り返し送られてくることが多い。そこで同期パル
スの配列が系列方式の場合においては、この同期
パターンより検出したフレーム同期パルスを監視
していて、同期が崩れたときにハンテイング制御
信号を発生しフレーム位相をずらし正しい同期を
得ている。しかし単なる伝送路符号誤りによつて
ハンテイングが始まらないように、一定期間集中
的に検出同期パルスがずれているときにはじめて
同期崩れと判断してハンテイング制御信号を発生
し、かつハンテイング制御により同期状態に入つ
ても一定期間、同期状態を監視し、伝送路符号誤
りによる誤つた同期判断を防止する同期保護回路
が設けられている。第１図にデイジタル形の競合
カウンタ方式の回路を示す。２つのカウンタ
CT1，CT2はプリセツトカウンタで設定カウント
値N1，N2になるとカウントアウトし、またリセ
ツトされる。カウンタCT1は同期一致パルスを、
またカウンタCT2は同期不一致パルスをカウント
するから、同期崩れにより集中的誤りが生ずると
競合するカウンタCT1，CT2のうち、カウンタ
CT2が先きにカウント数がN2になりフリツプフ
ロツプFFをセツトする。そして、AND回路を開
くから不一致パルス（以下では語頭の同期を省略
する）がくるごとに、ハンテイングパルスを生じ
同期引込みを行なう。この回路はハンテイング制
御信号（フリツプフロツプFFの出力）が論理
“１”であるハンテイング期間においては、不一
致パルスがくるたびにOR回路を介してカウンタ
CT1，CT2をリセツトするから、カウンタCT1，
CT2にカウント値が累積し残つていることはな
い。しかし同期状態になり、一致パルスが集中的
に多くなると、カウンタCT1がN1のカウント値
になり、フリツプフロツプFFをリセツトする。
この場合、ハンテイング制御信号は論理“０”と
なりAND回路を閉じるのでハンテイングパルス
は生じない。ところで、このような同期状態にお
いて、不一致パルスがくるとカウンタCT2はカウ
ント数を累積していくが、もし一時的にバースト
誤りがあると、バースト誤りがなくなり定常状態
になつたときにもカウンタCT2にはカウント数が
残るため、その後で同期崩れでない少数の不一致
パルスがきたときにも設定カウント値N2になり、
ハンテイングをはじめる。そのためかえつて同期
を崩すという欠点が生ずる。なおこの情況は本発
明にかゝる回路の説明においてさらに詳しく述べ
る。
り返し送られてくることが多い。そこで同期パル
スの配列が系列方式の場合においては、この同期
パターンより検出したフレーム同期パルスを監視
していて、同期が崩れたときにハンテイング制御
信号を発生しフレーム位相をずらし正しい同期を
得ている。しかし単なる伝送路符号誤りによつて
ハンテイングが始まらないように、一定期間集中
的に検出同期パルスがずれているときにはじめて
同期崩れと判断してハンテイング制御信号を発生
し、かつハンテイング制御により同期状態に入つ
ても一定期間、同期状態を監視し、伝送路符号誤
りによる誤つた同期判断を防止する同期保護回路
が設けられている。第１図にデイジタル形の競合
カウンタ方式の回路を示す。２つのカウンタ
CT1，CT2はプリセツトカウンタで設定カウント
値N1，N2になるとカウントアウトし、またリセ
ツトされる。カウンタCT1は同期一致パルスを、
またカウンタCT2は同期不一致パルスをカウント
するから、同期崩れにより集中的誤りが生ずると
競合するカウンタCT1，CT2のうち、カウンタ
CT2が先きにカウント数がN2になりフリツプフ
ロツプFFをセツトする。そして、AND回路を開
くから不一致パルス（以下では語頭の同期を省略
する）がくるごとに、ハンテイングパルスを生じ
同期引込みを行なう。この回路はハンテイング制
御信号（フリツプフロツプFFの出力）が論理
“１”であるハンテイング期間においては、不一
致パルスがくるたびにOR回路を介してカウンタ
CT1，CT2をリセツトするから、カウンタCT1，
CT2にカウント値が累積し残つていることはな
い。しかし同期状態になり、一致パルスが集中的
に多くなると、カウンタCT1がN1のカウント値
になり、フリツプフロツプFFをリセツトする。
この場合、ハンテイング制御信号は論理“０”と
なりAND回路を閉じるのでハンテイングパルス
は生じない。ところで、このような同期状態にお
いて、不一致パルスがくるとカウンタCT2はカウ
ント数を累積していくが、もし一時的にバースト
誤りがあると、バースト誤りがなくなり定常状態
になつたときにもカウンタCT2にはカウント数が
残るため、その後で同期崩れでない少数の不一致
パルスがきたときにも設定カウント値N2になり、
ハンテイングをはじめる。そのためかえつて同期
を崩すという欠点が生ずる。なおこの情況は本発
明にかゝる回路の説明においてさらに詳しく述べ
る。
発明の開示
本発明の目的は、上記の欠点を除去し、一時的
なバースト誤り等でビツト誤りが密集して生ずる
ような場合に、従来の競合方式を改良してハンテ
イング状態に入らないようにした同期保護回路を
提供することにある。
なバースト誤り等でビツト誤りが密集して生ずる
ような場合に、従来の競合方式を改良してハンテ
イング状態に入らないようにした同期保護回路を
提供することにある。
本発明は上記の目的を達成するために、従来の
デイジタル形の競合方式の回路において、同期が
とれてハンテイングを行なわない期間中に一致パ
ルスが検知されるたびに、計数カウンタをリセツ
トする信号を発生するカウンタリセツト制御回路
を設けたことを特徴とする。
デイジタル形の競合方式の回路において、同期が
とれてハンテイングを行なわない期間中に一致パ
ルスが検知されるたびに、計数カウンタをリセツ
トする信号を発生するカウンタリセツト制御回路
を設けたことを特徴とする。
本発明は、上記の構成であるから、同期崩れが
ある場合には通常のハンテイングを行ない同期引
込みをなすとともに、同期がとれた状態でバース
ト誤り等のビツト誤りがある場合にも同期が崩れ
ることがない。すなわち一致パルスが一個くれば
不一致数カウンタはリセツトされカウント数は零
となるから、その後少数の不一致パルスがあつて
もハンテイング制御信号を論理“１”とすること
はなく、従来の回路で生じた同期崩しを防ぐこと
ができる。
ある場合には通常のハンテイングを行ない同期引
込みをなすとともに、同期がとれた状態でバース
ト誤り等のビツト誤りがある場合にも同期が崩れ
ることがない。すなわち一致パルスが一個くれば
不一致数カウンタはリセツトされカウント数は零
となるから、その後少数の不一致パルスがあつて
もハンテイング制御信号を論理“１”とすること
はなく、従来の回路で生じた同期崩しを防ぐこと
ができる。
発明を実施するための最良の形態
次に本発明の実施例について図面を参照して説
明する。第２図が実施例の回路ブロツクを示す
図、第３図がその動作を示すタイムチヤートであ
る。第２図において入力端よりデータ信号とビツ
トクロツクとが同期検出回路１に入り、各フレー
ム内の同期パターンから検出同期信号をとりだ
す。検出同期信号は一致検出回路２、不一致検出
回路３に導かれ、フレームカウンタ１２から出力
される正常な同期信号に一致あるいは不一致な場
合に、それぞれに応じた上述の検出回路２，３か
ら一致パルス、不一致パルスが出力される。一致
パルス、不一致パルスはそれぞれ一致数カウンタ
４、不一致数カウンタ５でカウントされあらかじ
めプリセツトされた設定カウント値N1，N2にな
ると、フリツプフロツプ６をリセツト、セツトす
る。フリツプフロツプ６の出力Ｑがセツトされる
とき、AND回路７により不一致検出回路３から
不一致パルスが出力されるたびごとにハンテイン
グパルスを出力し、クロツクゲート１１を通過す
るビツトパルスを阻止し、位相を１ビツトずらし
同期を合わせようとする。同期信号はクロツクゲ
ート１１を通つたパルス列をフレームカウンタ１
２で計数することによつて生成される。また、カ
ウンタ４，５のリセツトはOR回路８を介してカ
ウンタの出力のごとに、またハンテイングパルス
ごとに行なわれる。いままでの説明したところは
従来の保護回路と同一であるが、本発明ではカウ
ンタリセツト制御回路１０が設けられていて、該
回路に一致検出回路２からの一致パルスと、フリ
ツプフロツプ６の出力であるハンテイング制御信
号をインバータ９で反転した信号とが加えられ
る。カウンタリセツト制御回路１０は上述の２信
号がともに論理“１”のときに出力パルスを出力
し、OR回路８を介してカウンタ４，５をリセツ
トし、またフレームカウンタ１２をリセツトす
る。したがつて、回路１０は周知のアンドゲート
で構成してもよい。
明する。第２図が実施例の回路ブロツクを示す
図、第３図がその動作を示すタイムチヤートであ
る。第２図において入力端よりデータ信号とビツ
トクロツクとが同期検出回路１に入り、各フレー
ム内の同期パターンから検出同期信号をとりだ
す。検出同期信号は一致検出回路２、不一致検出
回路３に導かれ、フレームカウンタ１２から出力
される正常な同期信号に一致あるいは不一致な場
合に、それぞれに応じた上述の検出回路２，３か
ら一致パルス、不一致パルスが出力される。一致
パルス、不一致パルスはそれぞれ一致数カウンタ
４、不一致数カウンタ５でカウントされあらかじ
めプリセツトされた設定カウント値N1，N2にな
ると、フリツプフロツプ６をリセツト、セツトす
る。フリツプフロツプ６の出力Ｑがセツトされる
とき、AND回路７により不一致検出回路３から
不一致パルスが出力されるたびごとにハンテイン
グパルスを出力し、クロツクゲート１１を通過す
るビツトパルスを阻止し、位相を１ビツトずらし
同期を合わせようとする。同期信号はクロツクゲ
ート１１を通つたパルス列をフレームカウンタ１
２で計数することによつて生成される。また、カ
ウンタ４，５のリセツトはOR回路８を介してカ
ウンタの出力のごとに、またハンテイングパルス
ごとに行なわれる。いままでの説明したところは
従来の保護回路と同一であるが、本発明ではカウ
ンタリセツト制御回路１０が設けられていて、該
回路に一致検出回路２からの一致パルスと、フリ
ツプフロツプ６の出力であるハンテイング制御信
号をインバータ９で反転した信号とが加えられ
る。カウンタリセツト制御回路１０は上述の２信
号がともに論理“１”のときに出力パルスを出力
し、OR回路８を介してカウンタ４，５をリセツ
トし、またフレームカウンタ１２をリセツトす
る。したがつて、回路１０は周知のアンドゲート
で構成してもよい。
以下本回路の動作を第３図を参照して説明す
る。２つのカウンタ４，５の設定カウント値N1，
N2は不一致パルスの出現状況によりきめるが、
ジツタの少ない伝送システム例えば放送衛星用の
PCM受信では、N2はN1より大きくとる。たまた
ま不一致パルスが入つてきても、その後は正常同
期の場合に、ただちにハンテイング状態に入らな
いためである。第３図ではN1＝５、N2＝６とし
ている。第３図アは本来送られるべきもとの同期
信号である。第３図イからカまでは従来の保護回
路の各部の状態を示したもので、第３図キからシ
までは本発明の保護回路について示したものであ
る。第３図イ，ウは不一致パルス、一致パルスの
発生状況を示すもので、最初同期がずれているの
で不一致パルスの出現確率は一致パルスの出現確
率より大きくなつている。従つて不一致パルスの
数をカウントする不一致数カウンタ５が一致数カ
ウンタ４より先きにt1時点で設定カウント値N2
になり、フリツプフロツプ６をセツトするととも
に両方のカウンタ４，５をリセツトする。第３図
カに示すようにフリツプフロツプ６はハンテイン
グ制御信号を論理“１”とし、回路はハンテイン
グ状態に入る。そして不一致パルスが発生する
と、そのたびごとに両方のカウンタ４，５はリセ
ツトされるから第３図エ，オに図示したようにカ
ウント値は残らない。ハンテイング状態が継続す
ると、同期がt2時点でとれてくるが、一致数カウ
ンタ４のカウント数が設定カウント値N1になる
t3時点までまつていて、こゝでハンテイング制御
信号を論理“０”とする。このように通常の同期
崩れの場合には在来の回路は有効な同期保護をな
す。しかし同期状態で、データ信号がバースト誤
りなどの密集的なビツト誤りを生じている場合、
すなわち第３図イのＣで示すようなときには不都
合な事態を生ずる。例えばt3時点以降は同期状態
であり、ハンテイング制御信号は論理“０”であ
るから、２つのカウンタ４，５のリセツトは一致
数カウンタ４が設定カウント値N1になつたとき
になされる。不一致数カウンタ５はそれまでカウ
ント数を残している。ところで、t4時点からt5時
点までＣに示した密集した不一致パルスがきて、
いまだ一致数カウンタ４が設定カウント値N1に
ならない場合には、第３図エに示すように不一致
数カウンタ５のカウント数は設定カウント値N2
に近くなつている。従つてその後に不一致パルス
が少数きても、リセツト動作に入る。第３図では
ア，イに示すようにt5時点以後、一致パルスが４
個、次に不一致パルスが１個入ると、一致数カウ
ンタ５が設定カウント値N2に達し、リセツトす
るとともにフリツプフロツプ６をセツトし、ハン
テイング制御信号を論理“１”とする。バースト
誤りなどビツト誤りがあつても、本来同期がくず
れていない場合に、上述のように少数個の一致パ
ルスで一旦ハンテイング状態になると、さらにも
う１個の一致パルスがきた場合には同期はこのハ
ンテイングによつてずれてしまう。そしてこの回
路自体による“同期くずし”を回復するには時間
を要する。第３図イの点線で囲まれたＡの一致パ
ルスは、１個をのぞいて本来は一致パルスであつ
たものが、回路自体の“同期くずし”でフレーム
カウンタ１２から出力される同期信号がずれたた
め、みかけ上不一致パルスとして検出されたもの
である。本発明による回路においては、ハンテイ
ング制御信号が論理“０”の場合、すなわち同期
状態にあるときに、第３図コに示すようにt4時点
からＣに示す密集的なビツト誤り（第３図アのＣ
と同じ）があつても、ハンテイング制御信号がイ
ンバータ９によつて反転されて論理“１”として
カウンタリセツト制御回路１０に入るから、一致
パルスが到来するごとに第３図シに示すリセツト
信号を発生し、OR回路８を介してカウンタ４，
５をリセツトする。従つて第３図キに示す不一致
数カウンタ５に累積されたカウント数も一致パル
スが一個きただけで直ちにリセツトされるから、
それ以降t6時点で少数個の不一致パルスがきても
設定値N2に到達せずハンテイング制御信号を論
理“１”としない。従つて、回路自体に起因する
“同期くずし”もない。第３図コ，サに示すよう
にt6時点以降でも、もとのとおりの不一致パル
ス、一致パルスの発生がみられる。こゝで、第３
図サのＢで示した一致パルスがもとの一致パルス
である。すなわち、本発明の回路によれば第３図
イでＣに示したようなビツト誤り信号が同期状態
中にきても、これによつてハンテイング状態に入
ることなく、回路自体に起因する“同期くずし”
が生じない。
る。２つのカウンタ４，５の設定カウント値N1，
N2は不一致パルスの出現状況によりきめるが、
ジツタの少ない伝送システム例えば放送衛星用の
PCM受信では、N2はN1より大きくとる。たまた
ま不一致パルスが入つてきても、その後は正常同
期の場合に、ただちにハンテイング状態に入らな
いためである。第３図ではN1＝５、N2＝６とし
ている。第３図アは本来送られるべきもとの同期
信号である。第３図イからカまでは従来の保護回
路の各部の状態を示したもので、第３図キからシ
までは本発明の保護回路について示したものであ
る。第３図イ，ウは不一致パルス、一致パルスの
発生状況を示すもので、最初同期がずれているの
で不一致パルスの出現確率は一致パルスの出現確
率より大きくなつている。従つて不一致パルスの
数をカウントする不一致数カウンタ５が一致数カ
ウンタ４より先きにt1時点で設定カウント値N2
になり、フリツプフロツプ６をセツトするととも
に両方のカウンタ４，５をリセツトする。第３図
カに示すようにフリツプフロツプ６はハンテイン
グ制御信号を論理“１”とし、回路はハンテイン
グ状態に入る。そして不一致パルスが発生する
と、そのたびごとに両方のカウンタ４，５はリセ
ツトされるから第３図エ，オに図示したようにカ
ウント値は残らない。ハンテイング状態が継続す
ると、同期がt2時点でとれてくるが、一致数カウ
ンタ４のカウント数が設定カウント値N1になる
t3時点までまつていて、こゝでハンテイング制御
信号を論理“０”とする。このように通常の同期
崩れの場合には在来の回路は有効な同期保護をな
す。しかし同期状態で、データ信号がバースト誤
りなどの密集的なビツト誤りを生じている場合、
すなわち第３図イのＣで示すようなときには不都
合な事態を生ずる。例えばt3時点以降は同期状態
であり、ハンテイング制御信号は論理“０”であ
るから、２つのカウンタ４，５のリセツトは一致
数カウンタ４が設定カウント値N1になつたとき
になされる。不一致数カウンタ５はそれまでカウ
ント数を残している。ところで、t4時点からt5時
点までＣに示した密集した不一致パルスがきて、
いまだ一致数カウンタ４が設定カウント値N1に
ならない場合には、第３図エに示すように不一致
数カウンタ５のカウント数は設定カウント値N2
に近くなつている。従つてその後に不一致パルス
が少数きても、リセツト動作に入る。第３図では
ア，イに示すようにt5時点以後、一致パルスが４
個、次に不一致パルスが１個入ると、一致数カウ
ンタ５が設定カウント値N2に達し、リセツトす
るとともにフリツプフロツプ６をセツトし、ハン
テイング制御信号を論理“１”とする。バースト
誤りなどビツト誤りがあつても、本来同期がくず
れていない場合に、上述のように少数個の一致パ
ルスで一旦ハンテイング状態になると、さらにも
う１個の一致パルスがきた場合には同期はこのハ
ンテイングによつてずれてしまう。そしてこの回
路自体による“同期くずし”を回復するには時間
を要する。第３図イの点線で囲まれたＡの一致パ
ルスは、１個をのぞいて本来は一致パルスであつ
たものが、回路自体の“同期くずし”でフレーム
カウンタ１２から出力される同期信号がずれたた
め、みかけ上不一致パルスとして検出されたもの
である。本発明による回路においては、ハンテイ
ング制御信号が論理“０”の場合、すなわち同期
状態にあるときに、第３図コに示すようにt4時点
からＣに示す密集的なビツト誤り（第３図アのＣ
と同じ）があつても、ハンテイング制御信号がイ
ンバータ９によつて反転されて論理“１”として
カウンタリセツト制御回路１０に入るから、一致
パルスが到来するごとに第３図シに示すリセツト
信号を発生し、OR回路８を介してカウンタ４，
５をリセツトする。従つて第３図キに示す不一致
数カウンタ５に累積されたカウント数も一致パル
スが一個きただけで直ちにリセツトされるから、
それ以降t6時点で少数個の不一致パルスがきても
設定値N2に到達せずハンテイング制御信号を論
理“１”としない。従つて、回路自体に起因する
“同期くずし”もない。第３図コ，サに示すよう
にt6時点以降でも、もとのとおりの不一致パル
ス、一致パルスの発生がみられる。こゝで、第３
図サのＢで示した一致パルスがもとの一致パルス
である。すなわち、本発明の回路によれば第３図
イでＣに示したようなビツト誤り信号が同期状態
中にきても、これによつてハンテイング状態に入
ることなく、回路自体に起因する“同期くずし”
が生じない。
なおフレームカウンタ１２はフレームのビツト
数だけカウントして同期信号出力を出すが、第２
図の回路ではカウンタリセツト制御回路１０のリ
セツト信号でリセツトするよう結線している。し
かしこれは動作を確実にするためで、リセツト信
号が発生していないときにも、カウント設定値に
なれば当然リセツトして再びカウントをはじめる
ことはいうまでもない。
数だけカウントして同期信号出力を出すが、第２
図の回路ではカウンタリセツト制御回路１０のリ
セツト信号でリセツトするよう結線している。し
かしこれは動作を確実にするためで、リセツト信
号が発生していないときにも、カウント設定値に
なれば当然リセツトして再びカウントをはじめる
ことはいうまでもない。
以上説明したように、本発明によれば、同期ず
れがある場合に従来の競合方式の同期保護回路と
して動作するとともに、同期状態中に密集的符号
誤りがあつても、同期保護を果すことができる。
れがある場合に従来の競合方式の同期保護回路と
して動作するとともに、同期状態中に密集的符号
誤りがあつても、同期保護を果すことができる。
第１図は従来の競合方式の同期保護回路を示す
回路ブロツク図、第２図は本発明の一実施例の回
路ブロツク図、第３図は第１図、第２図の回路の
動作を説明するためのタイムチヤートである。 １…同期検出回路、２…（同期）一致検出回
路、３…（同期）不一致検出回路、４…（同期）
一致数カウンタ、５…（同期）不一致数カウン
タ、６…フリツプフロツプ、７…AND回路、８
…OR回路、９…インバータ、１０…カウンタリ
セツト制御回路、１１…クロツクゲート、１２…
フレームカウンタ。
回路ブロツク図、第２図は本発明の一実施例の回
路ブロツク図、第３図は第１図、第２図の回路の
動作を説明するためのタイムチヤートである。 １…同期検出回路、２…（同期）一致検出回
路、３…（同期）不一致検出回路、４…（同期）
一致数カウンタ、５…（同期）不一致数カウン
タ、６…フリツプフロツプ、７…AND回路、８
…OR回路、９…インバータ、１０…カウンタリ
セツト制御回路、１１…クロツクゲート、１２…
フレームカウンタ。
Claims (1)
- １ 同期不一致パルスと同期一致パルスとを計数
してハンテイングを行なわしめる競合カウンタ方
式のPCMフレーム同期保護回路において、ハン
テイングを行なわない期間中、同期一致パルスが
検知されるたびに、同期不一致パルス計数カウン
タおよび同期一致パルス計数カウンタをリセツト
する信号を発生するカウンタリセツト制御回路を
設けたことを特徴とする同期保護回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58096877A JPS59223037A (ja) | 1983-06-02 | 1983-06-02 | 同期保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58096877A JPS59223037A (ja) | 1983-06-02 | 1983-06-02 | 同期保護回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59223037A JPS59223037A (ja) | 1984-12-14 |
| JPH0134489B2 true JPH0134489B2 (ja) | 1989-07-19 |
Family
ID=14176643
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58096877A Granted JPS59223037A (ja) | 1983-06-02 | 1983-06-02 | 同期保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59223037A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB8609499D0 (en) * | 1986-04-18 | 1986-05-21 | Gen Electric Co Plc | Digital transmission system |
| JPS63133731A (ja) * | 1986-11-26 | 1988-06-06 | Nec Corp | フレ−ム同期回路 |
| JPS63280529A (ja) * | 1987-05-12 | 1988-11-17 | Fujitsu Ltd | パルス発生回路 |
| JP2625249B2 (ja) * | 1990-10-04 | 1997-07-02 | 日本電気アイシーマイコンシステム株式会社 | フレーム検出回路 |
-
1983
- 1983-06-02 JP JP58096877A patent/JPS59223037A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59223037A (ja) | 1984-12-14 |
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