JPS63280529A - パルス発生回路 - Google Patents

パルス発生回路

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JPS63280529A
JPS63280529A JP62115313A JP11531387A JPS63280529A JP S63280529 A JPS63280529 A JP S63280529A JP 62115313 A JP62115313 A JP 62115313A JP 11531387 A JP11531387 A JP 11531387A JP S63280529 A JPS63280529 A JP S63280529A
Authority
JP
Japan
Prior art keywords
pulse
frame
synchronization
generating means
state
Prior art date
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Pending
Application number
JP62115313A
Other languages
English (en)
Inventor
Kenji Harada
健司 原田
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Fujitsu Ltd
Original Assignee
Fujitsu Ltd
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Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
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Publication of JPS63280529A publication Critical patent/JPS63280529A/ja
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 ディジタル通信システムの宅内側装置をディジタル通信
網に接続する加入者線終端装置内パルス発生回路であっ
て、フレーム単位に入力するデータとの同期を検出する
フレーム同期検出手段が同期復帰した時のみパルス発生
回路の初期設定を行い、その後はパルス発生回路が自走
する形式の場合に、何らかの外乱により自走タイミング
が外れた時の対策を取るために、フレーム同期検出手段
がフレーム同期状態の時に、ある一定周期でフレーム同
期検出手段よりパルスを貰い、絶えず自走タイミングチ
ェックを行うように構成することにより、パルス発生位
相ずれ時間を最小限に留めることが可能となる。
〔産業上の利用分野〕
本発明は、ディジタル通信システムを構成する加入者線
終端装置に係り、特に加入者線終端装置内でのデータ送
受信処理のための複数種類のパルスを発生するパルス発
生回路に関する。
ディジタル伝送路でデータを伝送する装置には、端末と
加入者線及び加入者線と多重化装置とにインタフェース
し、データ信号のレベル変換、加入者線信号を局内クロ
ックに同期化する等の機能を持つ加入者線系伝送装置が
ある。
この加入者線系伝送装置は、加入者線終端装置と局内終
端装置(加入者線が長距離の場合には中継器も含まれる
)により構成されtいる。
このような加入者線系伝送装置にあって、加入者線終端
装置は、例えばデータ端末からの信号をTTLレベルに
変換する機能、フレームビット(F)。
ステータスビット(S)の付加組立て1分解機能。
変換機能(例えば、光信号を電気信号に変換する等)等
を有している。
上記の各機能は入力するデータと同期を取り機能してお
り、かかる同期処理が常に正確に行われることが望まれ
る。
〔従来の技術〕
第6図は従来例を説明するブロック図、第7図は加入者
線終端装置の動作状況を説明する図、第8図はディジタ
ルデータ網の構成状況を説明する図をそれぞれ示す。
加入者線を介在してディジタル伝送路でデータを伝送す
る場合、データ端末と加入者線とをインタフェースする
加入者線終端装置1と、加入者線と局内装置3(多重化
装置等)とをインタフェースする局内終端装置2とを第
8図に示すように設置する。
これを介在して伝送するデータ信号のレベル変換、加入
者線信号を局内クロックに同期化する等の処理を行う。
尚、第8図に示すように加入者線終端装置1は宅内側(
a)綱に組み込み、加入者線終端装置1と局内終端装置
2とを4線又は2線、又は光ファイバの加入者線(ロ)
で接続する。又、加入者線終端装置1と対向する局内側
(C)には局内終端装置2が設置される。
第6図は加入者線終端装置1の一部の機能ブロックを示
し、その構成は、 入力するフレーム単位のデータ(DRL)■中のフレー
ムパルス(F)を検出し、そのフレームパルス(F)と
メインカウンタ12から送出されるマルチフレームパル
ス(XFPLS)■との一致を検出すると共に、同期外
れが発生すると同期外れ情報信号(以下XRECと称す
る)■を送出するフレーム同期部(以下FSYNCと称
する)11と、 加入者線(ハ)からのクロック(CRL)■にて計数を
開始して、所定周期(例えば、4フレーム(マルチフレ
ーム)に1回)のフレームパルス(XPPLS)■を発
生すると共に、FSYNCIIからの同期回復情報であ
るメインカウンタ情報信号(XMLOAD)■にてマル
チフレームパルス(XFPLS)■(3156ビツトに
1回のパルス)の発生位相を調整するメインカウンタ1
2と、 入力するデータ(DRL)■中のフレームパルス(F)
と同期した各種タイミングを有するパルス■。
■、ai1)を発生するパルスジェネレータ(以下PG
と称する)13と、 1つのインバータ14,2つの論理積回路(以下AND
と称する) 15.19. 2つのフリップフロップ(
以下F、Pと称する> 16.18と、1つの否定論理
積回路(以下NANDと称する)17とを具備して構成
されている。
尚、本例のPCl3は送信側(S)と受信側(R)とを
兼用したものを示す。従って、以下PG(S)13にて
表示する。
FSYNCIIが入力するデータ(DRL)■中のフレ
ームパルス(F)との同期外れ状態から復帰した時点、
即ちXREC■が解除された時点でF、F16.18及
びNAND17にて、加入者線(ハ)からのクロック(
CRL)■を用いて1ビット長機分のパルス(χDiF
LOAD)■を作成し、PG (S) 13に送出する
このパルス(XDiFLOAD)■は、同期外れ復帰時
PG(S)13の初期設定(ロード)を行う。即ち、そ
れまで自走を行っていたPG (S) 13を、このパ
ルスにて図示してない内部のカウンタ(例えば、4フレ
ームカウンタ)をロードする値を変え、その後は再び自
走を続ける。
尚、メインカウンタ12から送出されるマルチフレーム
パルス(χFPLS)■は、4フレームに1回送出され
、それによりFSYNCIIの同期状態を検出する。
又、FSYNCIIの動作状態としては、第7図に示す
ように、同期状態、 FSYNCIIの同期状態を確認
する同期前方保護状態、 FSYNCIIが非同期状態
にあるハンチング(HUNT 1NG)状態及びFSY
NCIIが非同期状態から同期状態になったことを確認
する同期後方保護状態と繰り返している。
尚、第7図中の符号■〜■は第6図中の各所における信
号の状態を示す。但し、符号■〜@については後述する
上述のようにPG (S) 13の初期設定後に発生す
るパルスは、FSYNCIIにフレームパルス(F)の
入力が継続され、同期状態にある間はPG(S)13か
らフレームパルス(F)に同期した各種パルス■、■。
[相]が作成され、入力するデータ(DRL)■の送受
信処理用として送出される。
即ち、PG (S) 13はFSYNCIIが同期状態
及び前方保護時にFSYNCIIに同期して動作し、F
SYNCI 1がハンチング(HUNTiNG)及び後
方保護時に自走(第7図の符号(a)の区間)して各種
のパルス■、■。
[相]の送出を行う。
尚、パルス■は加入者線(b)側へ送出されるフレーム
パルスFSLであり、パルス■は送信(S)方向へ送出
するパルス、及びパルス[相]は受信方向(R)へ送出
するパルスとなり、これらの各種パルス■、■、[相]
を用いてディジタルデータの送受信処理が行われる。
〔発明が解決しようとする問題点〕
上述のように、送受信兼用のPCl3から発生する各種
パルス■、■、[相]を、入力するデータ(DRL)■
中のフレームパルス(F)に同期させるには、FSYN
CIIがフレームパルス同期状態に復帰した時の初期設
定により同期させ、その後は自走する形式即ち、PCl
3はFSYNCIIが後方保護完了時に同期外れ情報信
号(XREC)■の立上がりでロード(XDiFLOA
D■によるロード)され、FSYNCII と同期して
動作を開始するが、FSYNCIIが同期状態に入って
しまうと自走状態となる。
このため、何らかの原因(例えば、何らかの外乱)によ
り、PG (S) 13の状態に変動(例えば、自走信
号のパルス発生タイミングずれ)が生じてしまうと、そ
のまま自走してしまい、各ブロックに送出しているパル
スの、■、[相]は、送受信処理するデータと一致しな
くなってしまう。
この状態を回復するためには、FSYNCIIが人力す
るデータ(DRL)■中のフレームパルス(F)との同
期外れを再び起こすか、又はこの入力データ(DI?L
)■が一度入力断になり、再び同期が復帰する時点まで
待つことになる。
〔問題点を解決するための手段〕
第1図は本発明の詳細な説明するブロック図を示す。
第1図に示す本発明の原理ブロック図は、加入者線終端
装置100機能ブロックの一部を示し、フレーム単位に
入力するデータと同期状態にあるか否かを検出し、非同
期の時には非同期情報を出力するフレーム同期検出手段
11aと、フレーム同期検出手段11aのフレーム同期
検出用の同期検出パルスを周期的に発生する同期パルス
発生手段20と、 同期パルス発生手段20から発生する同期検出パルスと
、パルス発生手段50aからの自走信号と、フレーム同
期検出手段11aが出力する非同期情報との論理演算を
行い、パルス発生手段50aをロードするパルスを生成
するロードパルス生成手段30と、 ロードパルス生成手段30から構成される装置パルスに
基づき、所定周期の自走信号を複数タイミングを存する
複数種類のパルス信号として発生するパルス発生手段5
0aとを具備して構成されている。
〔作用〕
フレーム同期検出手段11aが入力するデータとの同期
が復帰する時は、同期パルス発生手段20からのパルス
でパルス発生手段50aの自走信号の周期的タイミング
チェックを行う。
一方、フレーム同期検出手段11aが入力するデータと
同期を復帰し同期状態にある時には、lフレーム毎に自
走にて発生するパルス発生手段50aの自走信号をその
内部でデコードした1フレーム毎のロードパルス及びこ
のロードパルスより長い周期(例えば、4フレーム毎)
の同期パルス発生手段20から発生する同期検出パルス
にて周期的にパルス発生手段50aの自走信号の周期的
タイミングチェックを行う。
このように、絶えず同期状態をチェックしてパルス信号
発生を行うように構成することにより、パルス発生位相
ずれ時間を最小限範囲に留めることが可能となる。
〔実施例〕
以下本発明の要旨゛を第2図〜第5図に示す実施例によ
り具体的に説明する。
第2図は本発明の詳細な説明するブロック図、第3図は
本発明の実施例におけるタイムチャートを説明する図、
第4図は本発明の実施例における前方保護終了時の状態
を説明する図、第5図は本発明の実施例における後方保
護終了時の状態を説明する図をそれぞれ示す。尚、全図
を通じて同一符号は同一対象物を示す。
第2図に示す本実施例は、第1図で説明したフレーム同
期検出手段11aとして第6図で説明したのと同一なF
SYNCII 、同期パルス発生手段20として同じく
第6図で説明したのと同一なメインカウンタ12及びA
ND15 、ロードパルス生成手段30としてF、F3
0a、NAND30b、AND30cから構成させ、パ
ルス発生手段50aとして第6図で説明したのと同一な
PG (S) 50で構成した例である。
尚、本実施例のPG (S) 50も第6図で説明した
ように、送信側(S)と受信側(R)とを兼用した場合
を例に取っている。
加入者線終端装置10の基本的な処理動作としては、第
3図に示すような動作を行う。
即ち、前述したようにPG (S) 50は、FSYN
CIIが同期状態及び前方保護時にFSYNCIIに同
期して動作し、FSYNCIIがハンチング(HυNT
iNG)及び後方保護時に自走して各種のパルス■、■
、[相]の送出を行う。
本実施例では、PG (S) 50に対するロードを2
つのロードパルス(XMCLOAD、 XPGLOAD
)■、■(第6図に示す)にて行っている。
即ち、ロードパルス(XMCLOAD)■は、メインカ
ウンタ12から送出される4フレームに1回のマルチフ
レーム同期検出用のパルス(XFPLS)■から生成さ
れ、ロードパ)L、 7. (XPGLOAD) @は
PG(s)50 (7)内部カウンタの値をデコードし
て生成し、しかもロードパルス(XMCLOAD)■と
論理積条件を取ったロードパルス(XLOAD)■(第
7図に示す)として使用している。
PG (S) 50は、FSYNCIIが同期状態にあ
る場合は、FSYNCIIに同期して動作しているメイ
ンカウンタ12から送出されるマルチフレーム同期検出
用パルス(XFPLS)■から生成されるロードパルス
(XMCLOAD)■にて、マルチフレーム毎にロード
(初期化)すると共に、PG (S) 50の内部カウ
ンタの値をデコードして生成したロードパルス(XPG
LOAD) @により毎フレームごとにロードされる。
又、FSYNCIIが同期外れ状態の時には、同期外れ
情報信号(XREC)■によりロードパルス(XMCL
OAD)■によるロードが禁止され、PG (S) 5
0の内部カウンタの値をデコードして生成したXPGL
OAD @がXLOAD @となり、フレーム毎にロー
ドを行いながら自走する。
尚、第3図はFSYNCIIが同期状態にある時の加入
者線終端装置10の動作状態を示し、第4図は同期前方
保護終了時の状態、第5図は同期後方保護終了時の状態
をそれぞれ示す。
即ち、第3図では、FSYNCIIが同期状態にある場
合は、PG (S) 50の内部カウンタの値をデコー
ドして生成したXPGLOAD @にてPG (S) 
50の内部カウンタを“”oooo“の値にロードし、
次にマルチフレーム毎のロードパルス(XMCLOAD
)■にて“0100”の値にロードを行っている。
又、第4図では、前方保護終了時XPGLOAD @に
て“oooo”の値にロードを行い、第5図の後方保護
終了時には、XMCLOAD■にて“0100”の値に
ロードを行い、FSYNCIIと同期状態になったこと
を示す。
尚、第4図に示す点線部分は、同期外れ情報信号(XR
EC)■により第2のロードパルス(XMCLOAD)
■の停止状態を示し、第5図に示す点線部分は、PG 
(S) 50からの自走信号による第1のロードパルス
(XPGLOAD)■が本来あるべき位置を示す。
即ち、第1のロードパルス(XPGLOAD) @の位
相ずれ後のPG (S) 50のロード状態を示す。
上述のようなPG (S) 50に対するロード処理に
より、例えば、FSYNCIIが同期状態にあるとき何
らかの影響でPG (S) 50の出力(ロードパルス
(XPGLOAD) @)に変動が生じたとしても、4
フレーム毎のパルス(χFPLS)■により、■マルチ
フレーム後には再びFSYNCIIに同期して動作を行
うことが出来る。
又、FSYNCIIが同期外れ状態の時には、ロードパ
)L、 ス(XMCLOAD) (Il)は°′1”状
態で固定され、PG(S) 50はロードパルス(XP
GLOAD) @のみで自走(第4図に示す状態)状態
となる。
〔発明の効果〕
以上のような本発明によれば、パルス発生位相ずれを最
小限範囲に留めることが出来る。
【図面の簡単な説明】
第1図は本発明の詳細な説明するブロック図、第2図は
本発明の詳細な説明するブロック図、第3図は本発明の
実施例におけるタイムチャートを説明する図、 第4図は本発明の実施例における前方保護終了時の状態
を説明する図、 第5図は本発明の実施例における後方保護終了時の状態
を説明する図、 第6図は従来例を説明するブロック図、第7図は加入者
線終端装置の動作状態を説明する図、 第8図はディジタルデータ網の構成状況を説明する図、 をそれぞれ示す。 図において、 1.10は加入者線終端装置、2は局内終端装置、3は
局内装置、      11はFSYNC。 11aはフレーム同期検出手段、 12はメインカウンタ、  13.50はPG (S)
、14はインバータ、     15.19.30cは
AND 。 16.18.3θaはF、F、     17.30b
はNAND。 20は同期[、[パルス発生手段、 30はロードパルス生成手段、 50aはパルス発生手段、 C’)    に 馨   混 一一− l−L    p  Q     U J    −1−1 リ  Y ン   リ 1日Oす \?8 ナンジタルプータ租のaベイ夫況8沈吐り已圀第  δ
  圀

Claims (1)

  1. 【特許請求の範囲】 ディジタル通信システムを構成する加入者線終端装置内
    にて、入出力するデータの送受信処理のための複数種類
    のパルスを発生するパルス発生回路であって、 フレーム単位に入力する該データと同期状態にあるか否
    かを検出し、非同期の時には非同期情報を出力するフレ
    ーム同期検出手段(11a)と、前記フレーム同期検出
    手段(11a)のフレーム同期検出用の同期検出パルス
    を周期的に発生する同期パルス発生手段(20)と、 前記同期パルス発生手段(20)から発生する該同期検
    出パルスと、パルス発生手段(50a)からの自走信号
    と、前記フレーム同期検出手段(11a)が出力する前
    記非同期情報との論理演算を行い、前記パルス発生手段
    (50a)をロードするパルスを生成するロードパルス
    生成手段(30)と、 前記ロードパルス生成手段(30)から生成されるロー
    ドパルスに基づき、所定周期の自走信号を複数タイミン
    グを有する複数種類のパルス信号として発生するパルス
    発生手段(50a)とを具備することを特徴とするパル
    ス発生回路。
JP62115313A 1987-05-12 1987-05-12 パルス発生回路 Pending JPS63280529A (ja)

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JP62115313A JPS63280529A (ja) 1987-05-12 1987-05-12 パルス発生回路

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JP62115313A JPS63280529A (ja) 1987-05-12 1987-05-12 パルス発生回路

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JPS63280529A true JPS63280529A (ja) 1988-11-17

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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59223037A (ja) * 1983-06-02 1984-12-14 Nec Home Electronics Ltd 同期保護回路
JPS6075197A (ja) * 1983-09-30 1985-04-27 Fujitsu Ltd ディジタル電話端末インタフェ−ス回路

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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